Allegro 166导Netlist后约束规则经常会掉，怎解

J蓝虹 · 发表于 2016-6-28 11:06

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如题，目前是每导一次netlist就得把DCF重导一次。有没有更好的解决办法。谢谢

zhuyt05 · 发表于 2016-6-29 10:55

原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对名称，一般是在PCB中设置的，但原理图中可以设置，而且可以导入PCB中，会对PCB的差分对产生影响，还有BUS NAME, LINE width , 设置规则等等。如果是复制了别人的项目，很容易出现这类问题，因为你不知道别人的原理图给导线添加了什么属性，而那个配置文件默认很多属性都导入PCB中。

J蓝虹 · 发表于 2016-6-29 11:21

zhuyt05 发表于 2016-6-29 10:55 u D. s$ Z; C2 w) {7 h/ E
原理图导入PCB时，有个配置文件，决定了原理图的哪些属性可以导入PCB，不相关的属性，要改为NO。比如差分对 ...

Copy别的原理图是可能会有这种情况。我们原理图自个画的，不存在外来干扰导致CM 被覆盖的问题。能上个图或者哪个菜单下勾选掉不相关属性么？

J蓝虹 · 发表于 2016-7-7 13:46

南林维京发表于 2016-7-6 20:573 N* f; i1 i5 [" z# S8 j; H
如果没错的话，应该是在后成原理图时，有个地方要设置一下，
: A/ o, j" a% y以前我也碰到过

一般都默认产生的，所以在想究竟哪步出了问题

980155498cai · 发表于 2016-6-28 12:36

为什么会掉呢？？你做了什么

J蓝虹 · 发表于 2016-6-28 13:19

980155498cai 发表于 2016-6-28 12:36
2 Z# V& C) ]; h1 X为什么会掉呢？？你做了什么

这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

980155498cai · 发表于 2016-6-28 14:24

J蓝虹发表于 2016-6-28 13:190 `7 k1 O& F# J( ~# Q% z
这也是疑问的地方，net-in之后经常掉。原理图用的是capture的

你有到过原理图吗？？？

J蓝虹 · 发表于 2016-6-28 16:00

980155498cai 发表于 2016-6-28 14:248 ~# o( t5 h# ?6 q4 P5 R
你有到过原理图吗？？？

一般都默认出来，不做其他勾选。

980155498cai · 发表于 2016-6-28 17:37

J蓝虹发表于 2016-6-28 16:00. |, ~2 I B; c4 K9 g1 R. A1 u4 e
一般都默认出来，不做其他勾选。

默认的话就会掉的

J蓝虹 · 发表于 2016-6-29 08:56

980155498cai 发表于 2016-6-28 17:37
4 s2 G$ N% p1 O* |默认的话就会掉的

请问下你们是怎么导出的？

li262925 · 发表于 2016-6-29 13:36

请问 netlist文件是那种来源一方网表还是三方网表？

J蓝虹 · 发表于 2016-6-29 16:01

li262925 发表于 2016-6-29 13:36) m$ h* T3 I. N* M, Z7 c- `
请问 netlist文件是那种来源一方网表还是三方网表？

不是三方的

happyliangkeshu · 发表于 2016-6-30 00:30

有这样的事

南林维京 · 发表于 2016-7-6 20:57

如果没错的话，应该是在后成原理图时，有个地方要设置一下，
以前我也碰到过

南林维京 · 发表于 2016-7-8 15:17

tetup 里面有个选项的，
你要打个勾试下

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