求助！！谁能提供一份，有详细的 DDR3走线约束的，Allegro brd文件以供学习...

liu529343746 · 发表于 2016-11-3 10:57

如题，最好能提供一份有详细的约束规则的，包括怎样限制线长，以及到各颗粒间等长、组间等长等，约束规则的brd文件以供学习。谢谢~~

补充内容 (2016-11-25 10:25):
请帮忙提供BRD文档以供学习~~

liu529343746 · 发表于 2016-11-3 11:00

请各位大神不吝赐教~~

PCB_sheji · 发表于 2016-11-3 13:40

路过，看看

zongqiaoyu · 发表于 2016-11-7 14:59

根据SPEC，自己设置啥，

朱大 · 发表于 2016-11-19 20:43

看看我这个资料行不，求分

liu529343746 · 发表于 2016-11-22 15:03

朱大发表于 2016-11-19 20:43$ r7 Z6 F9 T2 g; G. q% t+ F
看看我这个资料行不，求分

？？？你的资料在哪？

朱大 · 发表于 2016-11-23 09:52

看看

gdysg · 发表于 2016-11-23 15:01

1005196332 · 发表于 2016-11-23 15:26

看看怎么杨

liu529343746 · 发表于 2016-11-24 11:46

朱大发表于 2016-11-23 09:524 v: V8 R1 y! D- f& Z9 E
看看

貌似不对~~这个我是知道的！！我是要看具体在Allegro中的设置……怎么确定拓扑逻辑，怎么控制组间，和组内的等长以及设置的值，在Layout上是怎么实现的！！

江南电子 · 发表于 2017-4-21 15:21

xiaoxiaoya · 发表于 2019-4-20 11:53

看看

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