全志A20的PCB Layout

764207758

对于全志A20带4颗DDR，PCB Layout的时候使用拓扑还是菊花链呢？谁知道啊、非常感谢

winboy755

764207758 发表于 2016-12-21 11:21
请问你的这张图是正面2颗DDR，反面2颗DDR吗？对于6层板你是如何打孔走线的？可以参考下。

8 R) j. G* n- T6层板的电源层太破碎，不过不排除demo板就是6层甚至是4层的（国内厂商在消费产品成本控制上不是一般的牛）9号那老兄发的demo板图，最好参考下，因为出线方式与你的方案一样，有时间的话最好做成近似。可以的话联系下A20的技术支持，最好能拿到demo板PCB文件，在那基础上改（若demo板都是4层的，自己却做成6层，老板会很不高兴的）
& }4 u! Q( p% b3 M( T# R

winboy755

要星型走线的只是ADDRESS，COMAND、control信号线，它们从CPU出来，兵分两路，一路到一侧背对背的两颗DDR BGA附近，又两兵分两路，到各自BGA，走线等长；另一路到另一侧也是这样；确保CPU到每一DDR引脚走线等长，是为星型+星型，有如树枝分叉上又长分叉。

winboy755

764207758 发表于 2016-11-25 14:58
# w# \- e$ j5 @! ^% D6 Q你好，请问线宽，和线间距分别是多少呢？

0 `4 n6 G0 [; ^/ o要先根据阻抗、层叠用工具如Polar算好线宽；线间距可以大一些，组内最小为1倍线宽，组间最小2倍线宽；总之高速线间距大一些，平行的走线短一些，减小线间串扰

只为一口气

同求

yangjinxing521

没有DEMO吗？？？要去

hqh885198

自己看蕊片要求，

wolf343105

见图片.

wolf343105

- I( B3 b7 z5 {6 @' P+ w: c见图片.

stevedai2005

芯片规格书都有要求！

764207758

yangjinxing521 发表于 2016-11-9 16:38
6 u% E7 O3 f7 @5 m7 l1 e5 P没有DEMO吗？？？要去

9 F$ ^: _' f( G你是说参考板吗？没有呢
! B! W) ~  W" |

764207758

只为一口气 发表于 2016-11-9 16:07
同求

0 h2 S: v4 E" u

764207758

hqh885198 发表于 2016-11-9 23:32
9 t( B. v# d/ v% T9 `, D自己看蕊片要求，

2 U" J4 ?( C3 e! x8 e. B芯片规格书上只是写了芯片的功能及各管脚的信号等内容，但没有说明LAYOUT的时候4颗DDR如何的走，菊花链或者什么的啊

764207758

wolf343105 发表于 2016-11-10 10:43
见图片.

- D# a1 y" b& P% z* C0 M只能看到布局，看不出layout啊
. _# I4 \( \& z  [: l

764207758

stevedai2005 发表于 2016-11-10 10:51
3 i2 `2 j( `( A5 ^5 d2 U! S1 ^芯片规格书都有要求！

' [' w' ^7 J& @; Q2 q6 c芯片规格书上只是写了芯片的功能及各管脚的信号等内容，但没有说明LAYOUT的时候4颗DDR如何的走，菊花链或者什么的啊
$ T3 H: [  ^6 l7 @1 ?

wolf343105

布件见图片,

764207758

wolf343105 发表于 2016-11-10 15:24
布件见图片,

. B! L; x8 O. @这是菊花链的模式吗

winboy755

4颗DDR的通常正反面各两颗的，拓扑是星型+星型，有公版的就参考下公版吧，那样保险