allegro16.6导入网表后，约束规律里面会丢失

ann_wz · 发表于 2016-11-16 17:57

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allegro16.6导入网表后，约束规律里面会丢失，已经发生好几次了，导入新网表了，之前设置的一些查分规则，都没有了，软件打了76号补丁，，有人遇到过吗

weman · 发表于 2016-11-17 11:14

如图

hades_li · 发表于 2016-11-17 08:35

这种是因为原理图里面设置了规则，把allegro设置的规则覆盖掉了，在导出netlist的时候，把Ignore Electrical constraints这个选项勾上就好了。

eddiemoon · 发表于 2016-11-17 10:57

hades_li 发表于 2016-11-17 08:35 f" ^: A8 Q) \. u% V7 i) Q
这种是因为原理图里面设置了规则，把allegro设置的规则覆盖掉了，在导出netlist的时候，把Ignore Electrica ...

在哪里有哪个选项啊，我怎么就没看到，无论orcad还是allegro！

djadfas · 发表于 2016-11-17 09:34

用的HDL吧

eddiemoon · 发表于 2016-11-17 13:48

楼上的可以啊，你怎么知道这个选项的呢，哈哈，是candence技术支持吗?

hijkl · 发表于 2016-11-17 15:56

学习了

ann_wz · 发表于 2016-11-17 21:41

感谢大牛们的回复，，@hades_li @weman

frankly2000 · 发表于 2016-11-19 10:36

weman 发表于 2016-11-17 11:14
+ _+ Z& J# ^! R8 V" }6 K如图

大神！跪服！

lxh19861215 · 发表于 2016-11-21 09:51

我也遇到过这个问题，楼上正解。

liling92zdh · 发表于 2016-11-21 10:53

好多软件都有这个问题，PADS也有，原理图上的设置可以把PCB的冲掉

mentorkk · 发表于 2016-11-21 11:37

学习了

PCBBer · 发表于 2016-12-9 21:48

谢谢，学习

xiaoxiaoya · 发表于 2019-4-20 13:03

看看

as682939750 · 发表于 2019-4-26 15:28

厉害，有效方法！

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