Open Drain 硬件结构肤浅的研究【欢迎指出错误】

傻大个牌纯碱

  s3 l. Y- @9 J# k“鹏哥，I2C接口为什么总是要外接个上拉电阻？”
9 o5 I* x8 ]9 y“它是Open Drain结构。”
“哦！牛逼！”

" d- r9 ]  G0 o+ F. T, U5 W: @% f
我操，谁能告诉我 Open Drain到底是什么鬼？
Open Drain，翻译过来就是开漏，意思是把MOS管的漏极不连接，悬空。手绘一个：

开漏，是把上图电路中的Q2的漏极悬空。Q1是用来控制Q2的开关的。
( _) u9 p0 `  {& k% ~5 X! i当CONTROL=Low 时，Q1断开，Q2导通，OUTPUT= 0；
, n. Q- V& b1 ?1 y: \1 I当CONTROL=High时，Q1导通，Q2断开，OUTPUT处于悬空状态。
所以Open Drain的第一个特点：此结构本身只可以输出低电平（Low）。

如果在OUTPUT端通过一颗电阻R2连接到POWER_1.8V，这种结构就有了输出高电平的能力：

当CONTROL=Low 时，Q1断开，Q2导通，OUTPUT= 0；
当CONTROL=High时，Q1导通，Q2断开，OUTPUT=1。
R2的就是常说的上拉电阻，它的取值不是随便的，需要根据OUTPUT上的等效容值来选。在I2C的SPEC中第40页，专门画出了R2和等效容值的关系：
% ]0 U/ r  E7 v$ D6 l; x$ {/ S! h; l
% F' u( K" X' @7 z9 C图中可以看出R2（纵坐标Rp）和等效容值成反比例关系，简单地根据OUTPUT的波形来说：
R2越大，OUTPUT上的上升沿越平缓；R2越小，OUTPUT上的上升沿越陡峭。上升沿的平缓程度就是我们常说的上拉能力。越陡峭，上拉能力就越好。
需要注意的是，R2越小，功耗就越大。所以，R2要根据实际情况调整：先放一个大的上拉电阻，然后测量OUTPUT的波形，如果上升沿很陡峭，可以
  G1 a* P, @: L& A考虑再放大点；如果上升沿太平缓，那应该放小点了。
3 m% H8 y8 M1 d, @MTK老的平台，I2C的上拉电阻放的是2.2K。新的平台都用4.7K上拉，这也说明了MTK的CPU制作工艺在提高。
, u5 Z- ~5 N4 m1 ^同样，这是 Open Drain 第二个特点：如果要输出高电平，需要外接上拉电阻。

将两个 Open Drain 连在一起，只要有一方输出Low，这条OUTPUT就只能是Low了。I2C协议中，如果设备要占用总线，需要输出Low电平，就是这个原理。
" Q) e0 j% L" Z) _" I* X" N这是 Open Drain 第三个特点：逻辑与，多个Open Drain的漏极接在一起，就相当于“逻辑与”的功能。
+ [1 w  H' {( K7 _$ Z3 D& X
Open Drain 除了用在I2C上，它还有一个重要的应用：电平转换（Level Shift）。
在N355上用 Open Drain 结构搭建了一个I2C上3.3V与1.8V的电平转换，如下图：
+ F' h9 g0 \! U0 p9 @& Y- ]' Y
这个电路很有意思，1个IO电是1.8V的CPU与IO电是3.3V的IC本身是不能接在一起的，但通过这个电路，它们不仅接在一起，还可以进行I2C通信！
当理解了这个电路如何进行I2C通信之后，也就理解了电平转换。这个电路在进行I2C通信的时候，有下面四种情况：
CPU发High电平（1.8V），Q6702/Q6703的Vgs=0（Vg=Vs=1.8V），两个MOS关断，IC端还是High电平；
- h& X! K& Z+ Z7 k% r7 G2 w' gCPU发Low 电平（0V），Q6702/Q6703的Vgs=1.8V，两个MOS打开，IC端的高电平被拉低；
1 s4 g& ^' w! I, b7 r) mIC端发High电平（3.3V），Q6702/Q6703的Vgs=0（Vg=Vs=1.8V），两个MOS关断，CPU还是High电平；
IC端发Low 电平（0V），Vs=1.8V，Vd=0V，MOS管内的二极管导通（MOS管结构所致，S极和D极之间有个PN节，相当于二极管），CPU的高电平被拉低。
' u; M! ^% y, n- @/ U6 q

* J5 A0 A$ @' z" V4 W3 d: X( d

傻大个牌纯碱

欢迎指出错误

秦子墨

不错

傻大个牌纯碱

alooha 发表于 2017-2-26 08:04
哇！好详细的开漏研究，楼主辛苦了！

有错误的话请指正哦

jaky

找PCB工程师合作，可以在此处留言

jaky

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jaky

好东西

HengliangYau

总结的还可以，总线的上升沿时间是R*C常数决定，驱动能力看集成管的参数，外部电阻只是提升驱动能力，理解有误请拍砖！

傻大个牌纯碱

HengliangYau 发表于 2017-2-27 08:56
$ u( d& _- i+ G总结的还可以，总线的上升沿时间是R*C常数决定，驱动能力看集成管的参数，外部电阻只是提升驱动能力，理解 ...

Heng，上升沿的时间也是一种驱动能力的体现
! K9 o, b8 M/ e7 N4 y# J7 I

wy_703

那个电平转换电路的左边（CPU这边）通常也要加上拉电阻，拉到1.8V，而且P-MOS的S-D之间并一个二极管（稳定可靠）

傻大个牌纯碱

wy_703 发表于 2017-3-4 16:49
3 e5 Q/ k: e9 N/ d那个电平转换电路的左边（CPU这边）通常也要加上拉电阻，拉到1.8V，而且P-MOS的S-D之间并一个二极管（稳定 ...

那个电平转换电路的左边（CPU这边）通常也要加上拉电阻，拉到1.8V
——这都被你发现了，是我漏了，其实这个电路还有前端部分，在CPU那端已经上拉了。
而且P-MOS的S-D之间并一个二极管
+ R) C2 ^% g8 j! X5 W) y6 h——用的是N-MOS
0 h1 b0 Y0 Z' P0 y/ e) v( d

guhanzuiying

jaky 发表于 2017-2-26 21:25
0 R$ o+ z, ?0 F找PCB工程师合作，可以在此处留言

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V-dragon

学习下~~~~~~~~~~

林少230

楼主辛苦了