请教-设置拓扑结构

dyunasing

各位好，我是一名初学者，最近在学习于博士的cadence视频教程，在42讲提及拓扑结构的约束管理器设定。在定义了ECset后，调用sigXplorer的set topology constraints来核实，然后再更新allegro内的约束管理器。其实我不是太明白其中调用sigXplorer的意义。它只是在检验这种T形连接的可行性吗？即使我把拓扑改成daisy chain，该检验也是会通过的。

J蓝虹

线走完，Net schedule的DRC打开的话，拓扑不对会出E/T DRC的

南林维京

一般来讲，拓扑是DDR用的较多，拓扑不用设置，一般是走好线后，规则里，设好规则，就行了，不用太纠结。个人见解

dyunasing

J蓝虹 发表于 2017-3-17 15:34
线走完，Net schedule的DRC打开的话，拓扑不对会出E/T DRC的

3 x" `& v: s4 j, A6 ?. s意思是如果我在drc里关闭net schedule检测的话，这一步是可以省略的？它是不是只是一个拓扑架构的检验，对实际的布线总长，相对延时没有检验的吧？
; r( K. F. `# h& t- [$ O7 }还有就是如果布ddr3的板时，如果使用的是fly-by的拓扑，是应该把sigXplorer的set topology constraints里的设置为daisy chain吗？
" [) c/ |( T4 u, W/ q+ F7 q1 _

dyunasing

南林维京 发表于 2017-3-17 16:11
一般来讲，拓扑是DDR用的较多，拓扑不用设置，一般是走好线后，规则里，设好规则，就行了，不用太纠结。个 ...

/ A& t) M/ J1 m+ W我也偏向于这样想的，但它的存在必有它的道理，想弄个明白。

J蓝虹

dyunasing 发表于 2017-3-17 16:38
意思是如果我在drc里关闭net schedule检测的话，这一步是可以省略的？它是不是只是一个拓扑架构的检验， ...

对线长，时延没影响。是要改成相应的拓扑，一般DDR3都不用改的，随便走的T-type.用E-cset主要是检查方便，另外就是一些有走线拓扑要求的，可以用这个方式来做辅助

djadfas

这样不用 一个个去设置pinpair

superlish

设置规则用的比较多，个人觉得如果不是做仿真的话，这个拓扑不用去纠结他，主要是为了更好理解走线的方式，例如如果你点对点，应该很好做，但是3个以上器件呢？哪个对应哪个的等长，先走哪里，后接哪里，引入‘拓扑’就比较容易理解很多，你一说是什么拓扑的，别人就知道怎么回事了，要不容易乱，一个个去弄很麻烦的