请教大家一个关于Protel 设计规则的问题

huabuaa

我画完原理图后，生成网络表，在PCB中导入网络表布局的时候发现这样的问题：两个器件分别放在底层和顶层，但是要重叠放，这样为什么显示绿色的呢？并且进行DRC检查是出现这样的错误：
+ L# ^8 e7 i1 H6 I8 A; ZViolation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
+ U7 W, P6 E) d7 e0 ]5 ]1 [4 _     Subnet : JP3-8   
     Subnet : U1-2     
. M% |% |! A# `7 }   Violation         Net P1.0   is broken into 2 sub-nets. Routed To 0.00%
& h3 h! _+ F/ I' \     Subnet : JP3-7   
6 E; K/ C0 y$ E7 f     Subnet : U1-1     
5 K# p. R% y' |3 O   Violation         Net P0.4   is broken into 2 sub-nets. Routed To 0.00%
1 a3 `. L9 \3 u5 Y2 z     Subnet : JP2-10   
     Subnet : U1-35   
" \4 u) p. h7 S: e1 I7 }   Violation         Net P0.3   is broken into 2 sub-nets. Routed To 0.00%
, Q) U) ^/ I* W% ~     Subnet : JP2-8   
& Q" V' C  w: M& v     Subnet : U1-36   
$ z/ j) o" o; I/ D3 ]   Violation         Net P0.2   is broken into 2 sub-nets. Routed To 0.00%
" b$ B8 {% ~, M+ b! V     Subnet : JP2-6   
+ G. W+ M- K6 v0 L3 G/ y     Subnet : U1-37   
# m( t4 i$ Z+ `7 ?   Violation         Net P0.1   is broken into 2 sub-nets. Routed To 0.00%
3 f+ Y0 A2 x3 \     Subnet : JP2-4   
3 Z4 ]6 y2 D8 i; M     Subnet : U1-38   
   Violation         Net P0.0   is broken into 2 sub-nets. Routed To 0.00%
$ Z7 S8 J9 m! r2 N4 Y9 p5 A     Subnet : JP2-2   
     Subnet : U1-39   
   Violation         Net NetY1_2   is broken into 3 sub-nets. Routed To 0.00%
     Subnet : U1-18   
     Subnet : Y1-2  
" Y7 ^  l8 r; [请问这是什么原因啊？需要进行什么设置？谢谢！
& l. D. f- E! s! g' j; f) Y7 g图片在附图中：
1 c9 E3 w, j  ]/ V5 \2 l+ ^Y1,SW5,SW6,U1在底层，u1在底层，这样画为什么会出现绿色呢？请不吝赐教，谢谢！

yihafewu

问题1：你的某网络被分成了两部分（好奇怪哦，怎么都是两部分）
1 q! t" Y) [; {9 I; S8 U3 X1 W+ v) z% _       也即，该网络有个引脚没被连上！
$ s5 G! b2 }( d问题2：你的元件怎么能重叠放呢！有安全间距的呀！！

lhhuan

Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
    Subnet : JP3-8   
    Subnet : U1-2     
5 ]+ e+ S- h4 z6 a: \6 l9 G诸如之类的错误是因为还没有布线

在design rules设置中找到component clearance 去掉对号，即在规则检查时不对它进行检查即可在顶底层同一位置放置元件

yihafewu

原帖由 lhhuan 于 2008-12-1 10:21 发表
Violation         Net P1.1   is broken into 2 sub-nets. Routed To 0.00%
1 k7 g+ J$ |4 d2 j    Subnet : JP3-8   
4 [7 R1 X" z- W  @    Subnet : U1-2     
诸如之类的错误是因为还没有布线
/ d7 D/ D" E( z( j! V' ]
% S4 O/ u$ H& F7 p在design rules设置中找到component clearance 去 ...

, I$ x) F! E! L' ?& [你的第一点我同意，但是第二点“在design rules设置中找到component clearance 去 ... ”我不同意：
- A8 [$ e- a- z" V1 t% p6 t0 w如他上传的图，几个器件都是直插式的，当然不允许重叠在一起，否则板做出来后怎么焊接？

zgq800712

Violation         Net P1.0   is broken into 2 sub-nets. Routed To 0.00%EDA365论坛网站|PCB论坛|PCB layout论坛|SI仿真技术论坛8 w* A: s, O5 t: G' k. `9 B* q
  这个意思是P1.0网络 被分割成2个子网络，（表达能力有限） ，就是P1.0网络上有2个节点没有布线，即2个焊盘过孔没有连上； 布线率0.00% 即根本没有布线；
% h0 D1 e  [+ y4 r3 h) p
9 ?8 ], l8 Q' }9 O2 {8 D( Y) }下面是 AD7的 未布线检查

6 f$ \" M: K' M) J; f& @% qUn-Routed Net Constraint: Net SCL
% s4 j  m, ^; d4 K0 V" qis broken into 2 sub-nets. Routed To 50.00%
+ O- }4 a. I4 D3 Q+ l% mSubnet : R5-1
! P1 w0 e; w4 h, F( [2 {+ cSubnet : IC2-6 IC3-25
8 U8 f* g6 P4 @6 U9 b5 T4 Q6 U! q3 Q



去掉   component clearance    就是去掉元件间距检查；比如要在你的单片机下放元件可以去掉，但是有高度限制，比如你在单片机下放个继电器，继电器很高，你单片机还能焊上去吗？除非你的芯片插座比继电器还高

[ 本帖最后由 zgq800712 于 2008-12-2 09:12 编辑 ]

neo_guan

你的第一点我同意，但是第二点“在design rules设置中找到component clearance 去 ... ”我不同意：
$ J5 F+ l! p( M9 S( z5 g! L如他上传的图，几个器件都是直插式的，当然不允许重叠在一起，否则板做出来后怎么焊接？
! @  q1 I; G6 ^5 P% {* e1 |9 Cyihafewu 发表于 2008-12-1 10:35

我同意，上图中都是直插式元件，不是smd元件，不能重叠放。

RYAN505

再補充一下：
  ]- U' v# N# [  Z' e  k! W0 r( s問題1：
! p( b$ F7 M, gViolation         Net P0.4   is broken into 2 sub-nets. Routed To 0.00%EDA365论坛网6 r: e9 C. `6 B. h1 j4 k. D
     Subnet : JP2-10   
5 S( Q7 Y6 i8 g! a7 d2 o( @0 g/ B; ~( s2 |  b: {5 S- O5 IEDA365论坛网站|PCB论坛|PCB layout论坛|SI仿真技术论坛     Subnet : U1-35   
含義就是該網絡有兩個PIN腳未連接上
( r" T* y! i3 y/ v7 ]+ G問題2：
' o+ o1 x: m) R+ l為什麽貼片元件沒有這種問題呢？反而是直插方式出現安全間距問題呢，主要是因為，BOTTOM面元件的零件孔有深入到TOP面元件U1的元件範疇之內了，而這剛好違背RULES的，所以不是不可以放，只是我們的軟體是人為地設置的，它也就很忠誠地維護的職責罷了，^_^！

jimmy

可以重叠放。
) }* s* W! Z0 E* n
U1是用了IC座，上面的IC可以插下来。
# `2 L: ^& K# d
9 N6 E' {8 e: s/ Z估计LZ是因为想省下成本。有创意。

zhenglu2030

应该是在印制板绘制界面的rules中好像后数第二还是第三个选项卡里，把检查设为多层，不要QUICK就OK了