ddr2跑不起来跟什么有关呢？

superlish · 发表于 2017-5-26 18:28

这三根是否是需要等长的？你这里差的好大啊（有PIN延时吗？？ DDR2就用单端1根DQS，有要求全等长的，不知道你这个芯片要求是什么的？）

ALLEGROPCB · 发表于 2017-5-27 10:19

你这个跑步起来很正常，一般时钟最长，具体看芯片指南，有一些芯片，是数据线和时钟误差不能超过600. 。。走线要满足3W 。。最好把文件发上来看一下。还要看平面完整。

lqf · 发表于 2017-5-27 14:39

1. 间距不满足3W（常规设计），绕线起的包太窄了。
2.阻抗不连续，走线在变压器下方，没有参考平面。
3.常规地址线应该比数据线长的。

jerryzhu · 发表于 2017-5-30 21:53

跑不起来要看看是速度上不去还是一点都跑不动，如果是一点都跑不动，，那就很有可能不是信号完整性问题。。看看硬件有没有问题，如果是速度上不去在去考虑干扰问题。

1194022400 · 发表于 2017-5-31 10:17

RJ45选自带变压器的，不要再额外加隔离变压器了

Trista · 发表于 2017-5-31 15:30

superlish 发表于 2017-5-26 18:28
; ]9 ?" J1 w- x1 D这三根是否是需要等长的？你这里差的好大啊（有PIN延时吗？？ DDR2就用单端1根DQS，有要求全等长的，不知 ...

没有等长，你指的三条信号线是MDQS0，MDATA7和MDATA5.MDATA7和MDATA5是等长的

Trista · 发表于 2017-5-31 15:37

ALLEGROPCB 发表于 2017-5-27 10:19' \4 @* M7 u" E8 W
你这个跑步起来很正常，一般时钟最长，具体看芯片指南，有一些芯片，是数据线和时钟误差不能超过600. 。。 ...

你好，不好意思，文件公司不让上传的！另外画的一个板子，数据也比时钟长，大概是在500MIL内，能跑起来，这个跑不起来的板子，结构有限制，板子太小，CLK时钟无法走比数据线长，现在怀疑是信号完整性问题，重新改板，到时看看能不能跑起来

Trista · 发表于 2017-5-31 15:43

jerryzhu 发表于 2017-5-30 21:53
1 ]+ ^% d/ @! T6 W% h" n跑不起来要看看是速度上不去还是一点都跑不动，如果是一点都跑不动，，那就很有可能不是信号完整性问题。。 ...

我只是单纯画板的，板子是硬件调的，你说的那些，我都不懂

Trista · 发表于 2017-5-31 15:50

jerryzhu 发表于 2017-5-30 21:53) |) r& H! d; }! U3 J" `
跑不起来要看看是速度上不去还是一点都跑不动，如果是一点都跑不动，，那就很有可能不是信号完整性问题。。 ...

刚问了硬件，具体是怎么跑不起来，他说就不知道怎么情况才解决不了！

帐号		自动登录	找回密码
密码			注册

推荐内容 /1