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ddr2跑不起来跟什么有关呢？

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Trista

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1#
发表于 2017-5-25 13:44 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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最近画了一个板子，改了两板都跑不起来，数据线比时钟长了1000MIL，不知道跟这个有没有关系，还是跟网络变压器有关，DDR2下面有个网络变压器，下面挖空的！[img]file:///C:\Users\cdt\AppData\Roaming\Tencent\Users\273291066\QQ\WinTemp\RichOle\@THF~([N@4J]WMY}%)IY(2I.png[/img]
6 G( r: ^4 ~# x" s- F4 c" ^/ F  ]& P( Z- n) ^, S

~0AGT}DJ_$J}%0YRW7L6UWL.png (54.32 KB, 下载次数: 0)

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Trista

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 楼主| 发表于 2017-5-25 16:05 | 只看该作者
小秋2013 发表于 2017-5-25 15:51) \' ?* x* P) S  ?; M
网络变压器不能移出DDR走线区域吗，我觉着这个有问题，一般DDR走线不要跨区域，还有一般是时钟线长吧，或者 ...
" e+ R9 g$ a5 `' l+ `
这个网络变压器移不走了，板子太拥挤了才这样了，其它板子能跑起来!这个是没办法的，问过硬件工程师，他那个网络变压器在下面是没问题的，他现在也没叫我改，我只想知道为什么跑不起来而已！时钟线要比数据线长吗？就是那个CLK时钟线
& ~4 d$ f; n$ b$ \# G# P. ?5 ^9 S
( A  m6 u* W$ k7 Y4 G" p

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小秋2013
理论上是时钟线最长，你最好看看芯片资料，里面应该有这方面的要求的。  详情 回复 发表于 2017-5-25 17:00

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Trista

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 楼主| 发表于 2017-5-31 15:37 | 只看该作者
ALLEGROPCB 发表于 2017-5-27 10:19
. j; L- m3 |' G2 [你这个跑步起来很正常，一般时钟最长， 具体看芯片指南，有一些芯片，是数据线和时钟误差不能超过600. 。。 ...

2 g+ G- Q: b5 @, J( f! A* C你好，不好意思，文件公司不让上传的！另外画的一个板子，数据也比时钟长，大概是在500MIL内，能跑起来，这个跑不起来的板子，结构有限制，板子太小，CLK时钟无法走比数据线长，现在怀疑是信号完整性问题，重新改板，到时看看能不能跑起来
9 N- N( q5 S$ Z6 D0 G4 Y

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Trista

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 楼主| 发表于 2017-5-31 15:30 | 只看该作者
superlish 发表于 2017-5-26 18:289 s' \# ^3 _# ^/ [8 c9 ~
这三根是否是需要等长的？你这里差的好大啊  （有PIN延时吗？？ DDR2就用单端1根DQS，有要求全等长的，不知 ...
4 b; c2 S& \. @0 K- y3 v
没有等长，你指的三条信号线是MDQS0，MDATA7和MDATA5.MDATA7和MDATA5是等长的+ N* }& B0 }& P
' f7 K8 [" [- f3 `. N: i) l- E  V

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丁少_bmPRb

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3#
发表于 2017-5-25 14:04 | 只看该作者
你真行，首先布局就有问题、然后DDR走线没有等长。真是浪费钱啊。

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Trista
布局有什么问题呢，可以说说么  详情 回复 发表于 2017-5-25 15:31
Trista
数据线有做等长呀，地址，时钟，命令也做了等长了呀  详情 回复 发表于 2017-5-25 15:30

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王开鑫55

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4#
发表于 2017-5-25 14:19 | 只看该作者
yangjinxing521 发表于 2017-5-25 13:496 v' k! W6 s. _% \# \# v: d, m* j
人品。。。。

5 {/ T; v0 P  v! ^! ~* H% P0 w* _5 _看看我的帖子DDR怎么跑不起来呢: r' p4 Y, M1 O) j+ W2 f

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Trista

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5#
 楼主| 发表于 2017-5-25 15:30 | 只看该作者
丁少_bmPRb 发表于 2017-5-25 14:04
7 r! v0 p4 t- V- o/ J, k0 H你真行，首先布局就有问题、然后DDR走线没有等长。真是浪费钱啊。

! N, a$ Z1 H" V8 {0 E7 X6 e! \数据线有做等长呀，地址，时钟，命令也做了等长了呀! h4 E$ @& r1 D( v

/ D" r( F" @( v

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Trista

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6#
 楼主| 发表于 2017-5-25 15:31 | 只看该作者
丁少_bmPRb 发表于 2017-5-25 14:04' Q3 X! T5 D  I. ]% H
你真行，首先布局就有问题、然后DDR走线没有等长。真是浪费钱啊。
( l1 {0 [! E/ z* d$ M" v+ p
布局有什么问题呢，可以说说么9 S1 E( w# k8 p' O, \- P' q" T5 a

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小秋2013

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7#
发表于 2017-5-25 15:51 | 只看该作者
网络变压器不能移出DDR走线区域吗，我觉着这个有问题，一般DDR走线不要跨区域，还有一般是时钟线长吧，或者看看spc里面的具体要求

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Trista
这个网络变压器移不走了，板子太拥挤了才这样了，其它板子能跑起来!这个是没办法的，问过硬件工程师，他那个网络变压器在下面是没问题的，他现在也没叫我改，我只想知道为什么跑不起来而已！时钟线要比数据线长吗？  详情 回复 发表于 2017-5-25 16:05

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小秋2013

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9#
发表于 2017-5-25 17:00 | 只看该作者
Trista 发表于 2017-5-25 16:05
# l3 v* v' L, W, I* Z这个网络变压器移不走了，板子太拥挤了才这样了，其它板子能跑起来!这个是没办法的，问过硬件工程师，他 ...

2 B8 A8 U6 s9 R$ D1 x2 v9 I( e理论上是时钟线最长，你最好看看芯片资料，里面应该有这方面的要求的。

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Trista
好的  详情 回复 发表于 2017-5-25 17:50

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Trista

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10#
 楼主| 发表于 2017-5-25 17:50 | 只看该作者
小秋2013 发表于 2017-5-25 17:001 e5 L/ W. V6 N+ d, J2 T
理论上是时钟线最长，你最好看看芯片资料，里面应该有这方面的要求的。
# w# _" l& B1 E
好的: ^7 i, ?1 N; n. u

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980155498cai
  • TA的每日心情
    开心
    2020-5-19 15:39

    • 签到天数: 10 天

    [LV.3]偶尔看看II
    11#
    发表于 2017-5-26 01:02 | 只看该作者
    信号质量严重不好，

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    superlish

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    12#
    发表于 2017-5-26 10:45 | 只看该作者
    能不能把整个板子贴出来看下？
    & P( T' A) H5 S" }: m6 A8 @网络变压器下面挖空了那你这块怎么控制阻抗呢？( u: |; K( [0 r5 |
    （貌似你底下走了这么多线不叫挖空了吧？挖空不了）

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    Trista

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    13#
     楼主| 发表于 2017-5-26 11:16 | 只看该作者
    superlish 发表于 2017-5-26 10:45
    ' I  J9 j, W- M9 I$ V# P% _能不能把整个板子贴出来看下？
    - S3 I0 a1 I# X  {7 Q0 V! \, p网络变压器下面挖空了那你这块怎么控制阻抗呢？
    0 c4 {* [8 i$ ~: |- ?; X# n- B! d（貌似你底下走了这么 ...

    ! C  j& ?) H4 R( j( ~
    $ G- K2 k9 p- _$ m

    R@6H{}ZFJYQB$5O%8ES{_HP.png (86.56 KB, 下载次数: 0)

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    Trista
    板子就这么大，那个是固定位置这样放的  详情 回复 发表于 2017-5-26 11:17

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    Trista

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    14#
     楼主| 发表于 2017-5-26 11:17 | 只看该作者
    Trista 发表于 2017-5-26 11:16
    ; X. f  n7 y7 Y: p# C9 K: I
    板子就这么大，那个是固定位置这样放的
    5 O9 n3 Y6 Z/ e

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    superlish

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    15#
    发表于 2017-5-26 17:37 | 只看该作者
    不知道你等长是怎么做的？ 看图示外面那两线相差很大啊，靠板边绕个大圈倒数第二根最长的是DQS吧？

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