请教一个关于emc叠层阻抗的设置问题。

suzhiyuan0418

下面两张图是从华为的一份“PCB的EMC设计指南”里面看到的。
第一：下面两张图片红色框中显示的阻抗是怎么得到的？
( v5 Z. M% B: u' E7 C6 D- p, Y第二：第一张图的几个走线叠层阻抗都是50欧，是怎么得到的？通常情况下不都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗吗？为什么第一张图是先定好叠层的阻抗是50欧，然后再去算线宽呢？这样的50欧线宽都到8mil了。就拿ddr走线来说一般都不会走8mil的线宽啊。
) K$ x2 X+ e6 {$ p- {2 ^
! q) V; {+ O: {. A1 {& p9 J


能不能帮忙解答一下疑惑？

% I+ I. U9 E" Y$ `谢谢！
$ _% e1 ?+ X# K0 |% t4 T+ Q1 M

Jasminetr

顶一下

馒头

顶一下

谁家的熊孩子

图片看不到，是被屏蔽了么？

clp783

图片何在？

古莘

图片何在？

古莘

楼主再发一次贴，

doutiangen

有图有真相

紫菁

看不到图片，楼主你要重新上传啊。

suzhiyuan0418

怎么图片没有了？什么情况。。。屏蔽了？

Lyndonliu_sh

没有图片，图片出一下