TA的每日心情 | 开心
2019-11-15 15:23 |
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下面两张图是从华为的一份“PCB的EMC设计指南”里面看到的。, X' R' D8 z3 N c+ ~
第一：下面两张图片红色框中显示的阻抗是怎么得到的？& H( K; z5 }" u: b& i# a; u
第二：第一张图的几个走线叠层阻抗都是50欧，是怎么得到的？通常情况下不都是定好板厚，然后设置好相关叠层厚度，然后再通过调整走线的线宽线距来调整阻抗吗？为什么第一张图是先定好叠层的阻抗是50欧，然后再去算线宽呢？这样的50欧线宽都到8mil了。就拿ddr走线来说一般都不会走8mil的线宽啊。0 o* ~; Q8 k+ L* G4 [; A% {! B5 M0 l
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. L- K/ Z" k5 t+ k3 ?能不能帮忙解答一下疑惑？, |/ A& E1 [$ u$ H9 T3 Q6 C
! W9 a* J: h2 O6 O8 V3 ~" C谢谢！
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发表于 2017-7-5 18:58
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发表于 2017-9-6 14:01
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