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xilinx demo DDR4&PCIE3&optical module

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发表于 2017-11-7 10:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 紫菁 于 2017-11-7 10:58 编辑 % L% h+ h! V* v* `
1 s( ^9 ^" u$ ]$ c* e$ A

4 }& p4 r, m( P这个板子个人感觉挺好的,BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺,外围有很多高速的光模块差分信号。 有不少可以学习的地方,和大家分享一下;
( S5 [! J, j2 _注意文件是 allegro格式的
) ]" U) W  A$ g, Y0 z' n
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" `* @. m2 ^) i# K" h1 @: J

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发表于 2020-6-5 09:45 | 只看该作者
qingtian52014 发表于 2018-1-5 15:04
* g3 \' p* U- Y7 \谁讲下 LAY20信号层,同层的DDR4的走线,同层为何不走一样的线宽?  其体现在DDR4的 地此线上面。若说是夹 ...

1 S& j, d7 h$ v7 r对于差分线来说,前后两段线宽有差别,原因有两点,1.按原线宽出线,走线间距太近了,怕加剧串扰,所以改成小线宽来走线,同时小线宽和原线宽阻抗控制都可以做到一致的,就不存在阻抗不连续的情况。2.生产工艺的问题。对于单端走线那边,不同的线宽阻抗肯定会失配,但是主要小线宽这一段距离尽量小,满足芯片的要求,问题不大的
# q% E* P+ n0 v; ~9 W% X
  • TA的每日心情
    奋斗
    2023-3-6 15:55
  • 签到天数: 39 天

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    发表于 2020-4-6 15:07 | 只看该作者
    qingtian52014 发表于 2018-1-5 15:047 U8 T* ]* w8 |9 ^) Q/ z& P' a
    谁讲下 LAY20信号层,同层的DDR4的走线,同层为何不走一样的线宽?  其体现在DDR4的 地此线上面。若说是夹 ...
    2 ?* O. Y: P; }7 E! V! B* r- J) Z) w
    1.是不是跨平面分割了的地方,所以才需要进行加粗
    6 w! v, [+ ^$ ~2 v* y) {1 B: M2.走线加粗本身就有抗干扰的能力增强3 G3 L. s7 b( F) ?- C7 q+ m
    3.我的问题是这样线宽不一致,突然改变,会造成阻抗突变?你这个是参考上的经典?
    , f  k$ v7 [4 _' m; m4.参考文件的权威度是如何?: S6 w# w+ o! O5 V7 P4 O
    5.我老是金币不够下载不到,可以分享给我?766267001@qq.com非常感谢,我也想学习下好的做法?一起探讨下
    0 Y. y' c8 J) N9 j- v

    该用户从未签到

    推荐
    发表于 2020-3-31 10:00 | 只看该作者
    这个板子个人感觉挺好的,BGA BREAK OUT全部使用VIA IN PAD的方法。 PCIE是削手指的工艺,外围有很多高速的光模块差分信号。 有不少可以学习的地方,和大家分享一下;)
  • TA的每日心情
    开心
    2025-8-9 15:19
  • 签到天数: 565 天

    [LV.9]以坛为家II

    5#
    发表于 2017-11-7 13:59 | 只看该作者
    学习一下,非常感谢

    该用户从未签到

    10#
    发表于 2017-11-15 16:23 | 只看该作者
    学习一下,非常感谢

    该用户从未签到

    13#
    发表于 2017-11-15 19:52 | 只看该作者
    有没有原理图啊,有原理图就更好了" E' Q2 d$ W8 b5 y

    点评

    没有原理图  详情 回复 发表于 2020-4-6 12:53

    该用户从未签到

    14#
    发表于 2017-11-15 20:56 | 只看该作者
    下载学习了7 G% ?+ B/ P- t! e

    该用户从未签到

    17#
    发表于 2017-11-21 12:54 | 只看该作者
    学习一下,非常感谢. p- x3 u% H, Y. t- q
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