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求教~allegro 中 T型 拓扑结构怎么设置等长?FPGA 到两个并联的DDR

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    2023-7-12 15:28
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    1#
    发表于 2018-1-12 15:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    求教~allegro 中 T型 拓扑结构怎么设置等长?FPGA 到两个并联的DDR7 U4 E" d9 w# g; y2 W9 E" }' a

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    2#
    发表于 2018-1-12 16:35 | 只看该作者
    因題目不夠清楚 , 因此無法很明確地回答 , 大致作法如下0 e. j8 X) P& W& S" _. D5 ~0 g9 w
    1.  先用 net schedule 把原來的鼠線型態改成中間加入 T點的分支狀鼠線.
    # d9 j- E* L: S& r1 X) t/ h2. 在Constraint manager  的 Electronical Consstraint 看你的等長是相對長度的等長還是以之長度的等長來選擇是要用 Reltive Paragation delay 或是 Min/max paragation delay 來控制.. J* w. J6 W9 ~
    3. 建立 pin-pair 3 |0 u* \4 M/ `- \% X
    ... 其他的操作論壇中有 , 請自行搜尋

    点评

    T型连接点太麻烦了,刚才想个办法,FPGA 到两个DDR 分别设置pin pair 设置两组matchgroup ,分别等长。。。  详情 回复 发表于 2018-1-12 17:32
    谢谢~目前是按照建立T型连接点,然后绕等长,目前卡在等长目标线上,因为有好几短线,不确定绕哪段,pinpair还没设置,我先把pinpair 处理些下~我建立T型连接点步骤 是先取第一个DDR的pin 到中间连接点,再选FPGA上  详情 回复 发表于 2018-1-12 16:57

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    3#
    发表于 2018-1-12 16:50 | 只看该作者
    如果要分支也等长,需要设置T点分三段设置等长,如果不需要分支全等长那就直接设置PIN对等长即可,打孔往中间靠,不够就绕一小段分支线- _' U# t. S' c! w) [
    ( ?2 i7 o$ Y+ E* z! o
    建议: 你先不管空间什么的,把器件放对称,孔打中间,然后连线,整明白了在按实际情况做

    点评

    谢谢~目前是两个DDR走线基本一样,FPGA统一往上走,然后分别向左右DDR连接,是否可以只需要保证往上那段线等长?我对T型绕等长不是很理解=-=然后设置如果设置pinpair 要怎么设置?直接选 FPGA到电阻? data:image/pn  详情 回复 发表于 2018-1-12 17:12
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    4#
     楼主| 发表于 2018-1-12 16:57 | 只看该作者
    procomm1722 发表于 2018-1-12 16:35
    4 v3 A, s9 n5 X$ w* e因題目不夠清楚 , 因此無法很明確地回答 , 大致作法如下3 I  _# v% o) G7 |
    1.  先用 net schedule 把原來的鼠線型態改成中間 ...
    3 V7 j& @( C' l4 L0 C  M
    谢谢~目前是按照建立T型连接点,然后绕等长,目前卡在等长目标线上,因为有好几短线,不确定绕哪段,pinpair还没设置,我先把pinpair 处理些下~我建立T型连接点步骤 是先取第一个DDR的pin 到中间连接点,再选FPGA上的pin ,然后回到中间连接点,再去选第二个DDR的pin ,然后回到中间连接点,这样是否正确?还是先连DDR的最后再连到FPGA?- l" P' j! s4 E& f7 u  q
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    5#
     楼主| 发表于 2018-1-12 17:12 | 只看该作者
    本帖最后由 zyhuangj 于 2018-1-12 17:15 编辑 3 N) e2 d5 _& e
    superlish 发表于 2018-1-12 16:50
    $ r1 ]- |+ p: A如果要分支也等长,需要设置T点分三段设置等长,如果不需要分支全等长那就直接设置PIN对等长即可,打孔往中 ...

    # @* y. t# T1 r* ]2 P% f谢谢~目前是两个DDR走线基本一样,FPGA统一往上走,然后分别向左右DDR连接,是否可以只需要保证往上那段线等长?我对T型绕等长不是很理解=-=然后设置如果设置pinpair 要怎么设置?直接选 FPGA到电阻?, T7 S! Q4 s# F7 k+ E
      ^: R' o8 ]' H; i/ T" J3 D& _
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    6#
     楼主| 发表于 2018-1-12 17:14 | 只看该作者
    这图片怎么添加的。。。。。。

    1515748303(1).jpg (128.19 KB, 下载次数: 10)

    1515748303(1).jpg

    1515748379(1).jpg (32.99 KB, 下载次数: 4)

    1515748379(1).jpg
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    7#
     楼主| 发表于 2018-1-12 17:32 | 只看该作者
    procomm1722 发表于 2018-1-12 16:35
    5 u- @& F  f/ K因題目不夠清楚 , 因此無法很明確地回答 , 大致作法如下
    - f2 e4 J3 X# z$ b; u# q1.  先用 net schedule 把原來的鼠線型態改成中間 ...

    $ \0 C& _7 g5 W/ z6 JT型连接点太麻烦了,刚才想个办法,FPGA 到两个DDR 分别设置pin pair 设置两组matchgroup ,分别等长。。。

    该用户从未签到

    8#
    发表于 2018-1-12 17:57 | 只看该作者
    表层扇出都是一样的,内层两边保证差不多就好了,一层就可以连完,其他就绕公共端,. o- J+ X0 a7 ?, L
    如果设置T点会复杂点,如果不要求每个分支全部等长的话,没必要设置T$ t$ W9 q& E( ?9 l  J2 e! ?
    # L! |8 s7 d. Y1 o

    0 F/ M! e: R. K

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    9#
    发表于 2018-1-14 09:34 | 只看该作者
    楼上这个方法好!
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    2024-8-4 15:31
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    [LV.1]初来乍到

    10#
    发表于 2018-1-15 13:02 | 只看该作者
    :):):):):):)
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    2025-7-16 15:21
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    [LV.7]常住居民III

    11#
    发表于 2018-1-15 15:27 | 只看该作者
    学习了,谢谢

    该用户从未签到

    12#
    发表于 2018-1-16 09:21 | 只看该作者
    T型设置容易出错,你直接设置单片的规则,但是你设置之前先自己把孔到2片的这段线等长,这样你就只需要绕公共端,然后2组等长就一起等长了。
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