麻烦帮看看导网络的问题

瓷娃娃

我用CIS画了原理图，DRC后，session log里显示的是如下：

3 a" Y8 V) K: i3 j2 A% e6 G( t  x+ W# aChecking Visible Unconnected Power Pins
Checking Misleading Tap connection
' `. q2 m+ z2 o' _* D1 Z2 y' lCheck Bus width mismatch

/ S4 [0 k: b$ S* c( m8 P" S这个是不是就是没有问题啦？
. `9 a) ?8 e" l; w9 ?" f
4 a- s; D+ `4 p$ `" \然后我点了creat netlist。

1)勾上了"create or update pcb editor board(netrev)"
6 w, P4 }1 h2 I0 s2)在output board里选了板子要放的位置。
  Q+ U; P5 d/ j" e3）我点确定会提示找不到pstchip.dat,pstxnet.dat,pstxprt.dat。于是我又勾上了上面的create pcb editor nelist选项，在netlist files里选了和output board相同的文件夹。也勾上了view output。
4 F9 L* k) _9 a# y4）再点确定在导网络中会出错，我点确定，查session log里提示的是：

6 @; q. H; y7 K: y* n9 S- QSpawing "E:\allegro\tools\pcb\bin\allegro.exe" -mpssession Administrator "E:\atext\at9263.brd"

2 b( I$ f$ A/ K2 j*** Done ***

/ i( p  W. q  B1 [( M我点确定的同时会打开一个allegro的文件，但里面什么也没有。

. d8 l" Q2 _2 e而且按说outputs那里应该会有pstchip.dat,pstxnet.dat,pstxprt.dat这三个文件输出才对，但那没有。
. }" _& C& F4 W  f; x  [
% s( }+ ^. D5 ^5 K请问我哪里出错了？

RiverSnail

Checking Visible Unconnected Power Pins
Checking Misleading Tap connection
Check Bus width mismatch

这个是没有问题的，有问题的话会提示[error]或者[warnING]等字样
$ O2 {0 S" v$ M2 f% E如下：
WARNING [DRC0037]   Net has two or more aliases - possible short? 1V:  SCHEMATIC1, RT9203  (7.00, 3.20)