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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑
- W) N; J+ X7 {) |; j6 |8 x' c* |; B; N* _6 m* _: |
1、安装好allegro 16.6转pads VX2.3, W( _; P1 A# G4 q: l
2、添加以下用户变量( J- Z: s4 H! x5 Z
变量名:AEX_BIN_ROOT
7 _3 q3 @; Y& U# L u0 B# T值: PADS软件中translators软件的bin目录路径* y1 e6 W H9 }' }- Q) t
变量名:AEX_ENABLE_JOBPREFS_LAYER_FIX- C$ a" p2 y, |/ P9 j2 B
值: 1
7 e5 A/ A, I1 f1 q( X# D变量名:Home6 [ ]: |3 m) s2 y& y
值:cadence软件的pcbenv文件夹所在目录的路径
% N6 @% j' ?' A4 V' j$ b: v3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面 9 i7 W8 w1 \. \! R2 R. Z5 d
4、打开要转换的文件,选择allegro PCB editor XL版本及以上版本,在Allegro软件的Setup下的user preferences Editor 中的Skill选项里,在telskill选项中打√ , 这时软件会弹出一个对话框,不用理会,关闭就是
2 Y% d7 s0 K0 P- j5、command命令栏中输入skill load "dfl_main.il",回车后,会看到返回T。 注意,输入时,引号不能少,load和引号间是有空格的
0 g( i6 D2 T- P1 m4 M以上步骤是copy来的,以下是我遇到的情况和解决办法:6 Y0 R8 {0 ~5 u8 L" K+ ?
第5步出现:$ T6 n# b6 b# \
E- *Error* load: can't access file - "dfl_main.il"
7 _( p; ]' q2 ?; U& Y" P* J1 A6 @What!这是什么鬼,完全按步骤来的啊
5 v' w: G5 K7 H( T& X好吧,继续查找原因
4 B. o3 B) }# f8 e" T9 q6 N发现在pcbenv文件夹下还有一个pcbenv文件夹# \& v; b, ` X0 p( f" R# D
O5 ]" ?1 L8 W
猜测是文件指向的问题,于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下; S( A/ |0 e# p5 R
重新运行skill load “dfl_main.il”
3 N& t- O" `- |! g, g这下子就OK了,然后main out
% p. I# G4 H( ]: Y- v0 h, Z' z弹出
+ L% N* a1 a% d4 e9 M* K6 C) `
7 S- e- S* R, }0 m
怎么和网上的步骤不一样啊?不管,先转再说,转完后看到Done了
* _* G# [" p; Z5 t8 v: Y
7 C5 i1 b5 G+ G
好了,这下打开allegro Designs Translator,开始转PADS6 b W7 {% z. f" M2 k
7 ]* a0 E: M. ?+ E竟然又出现错误->>
2 @2 R ?0 m7 ?' X" l) s/ e Z
+ q$ Y" e$ o1 w2 i
好吧查看下文件LayoutDB.dfl,记事本打开,发现有错误+ I% ^& b8 I: z0 U' i
' J& J" q! I7 ^; n* r+ X/ u3 M2 v
猜测是brd文件本身存在DRC错误,于是换一个简单点的没有错误的文件试下。
/ ?0 V. _; Z8 m$ _ y5 r7 [3 w这次用的是allegro自带的文件 Y G4 O' q1 i C0 X
4 C ?% ?/ \/ ]继续,这下竟然可以了-->>
( _' I, t# d/ J+ [) H6 r# b
) m7 P) V5 y- s' A4 i" A5 a$ {
转换完后,文件夹下出现design_1529488404.pcb: o7 V+ m$ U0 B1 Z, ?! I% h
) j" }5 |. _% ~& X8 L; U# b用PADS打开,成功了/ c: K. u+ [$ c2 q7 H
6 o, W9 E, r9 M& y- }# C- C
至此,转换完成!: R; w- K: {, g7 ]: O, S) Z+ Z
2 a! y# [1 F" X8 }- w
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