FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

Quantum_

) L* C/ j$ ^/ m; @9 J+ ?1. 第一次, 阅读SI 报告, 有如下几个问题.
    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
    b. 图片2中, 所示的时间261ps 是指什么时间.
) m" X6 s3 n& e) [    c. 为何图片3中的worst case 不是261, 而是324 ps?
2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
) u% r  V; E/ W" T( O
3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
7 h9 A; t8 ^+ Z    a. 是走线长度有问题吗? 长了, 还是短了?
! j7 d- n8 J, B4 ~: L: Q    b. 可是, 我查看长度表格, 却是正常的范围.
$ d5 v- x  S3 D  d    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.

* R/ V6 [* R0 g- }; _3 g+ D$ {& _以上,谢谢!

3 Q( n( X1 H; |: d4 ^4 m- c
8 G- z; F$ w8 w7 \- d; [5 e. c4 x1 w

ljzyhjbfwh

U12 WE信号1T时，timing不够，要用CA 2T解这个问题。检查下WE信号的走线。

青虫

请问这是用什么软件仿的？

bedqmmoong

走线是先到U12在分叉到U11跟U13/U14？

Quantum_

bedqmmoong 发表于 2018-8-17 09:02
走线是先到U12在分叉到U11跟U13/U14？

3 R! \8 i5 j1 K1 a, E7 oNo.
/ F' j+ l4 n) q( ?For DDR4, It must be Fly-by.

bedqmmoong

Quantum_ 发表于 2018-8-18 09:53
No.
7 z2 S/ q6 K/ d* L7 WFor DDR4, It must be Fly-by.

那一般来说U11也会有问题啊，位于Fly-by前面的几个容易因为反射大出问题，U11反射比U12大
; ~, X& E- i) A, d/ @( H! U

bingshuihuo

这个报告可以截图出来  让大家好好学习吸收一下

diff

反射或者串扰，大概率是串扰，是不是？