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我是cadence新手,虽然在学习阶段,但也看过很多资料和介绍。对于一般问题,我倾向于自己解决或到网上寻求已有的答案。可是遇到以下这个问题却找不到原因,我在几个专业论坛发表求助信息,也没有用。不知这里的高手可否为我解答?
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8 W9 W9 s% V A/ q- \问题:在capture原理图中做allegro网表(netlist)输出操作,没有任何输出,连出错信息也没有。这样我就根本不能用原理图做PCB设计。3 N9 W" x/ c+ C" G+ w9 M- H! O5 C4 q
我尝试把原理图简化至只有几个电阻,结果也是一样。! Q2 `; Z9 Y" @1 @0 m$ Y# ^; V
我可以确认以下情况:capture能产生其他格式的网表,allegro软件工作也十分正常(可以制作焊盘、封装、可以打开allegro pcb文件)。+ w* b" R* \3 r, i( k
我用的软件版本是15.5。$ h" |9 d1 C% P. u2 R4 \* A
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! i/ k0 @ S2 J/ J, P以下是产生网表过程的主要操作截屏:
$ I" K4 w" {% d# \不知哪位高手可以解答一下这个问题?谢谢!
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& A$ _& n0 ^" C3 e0 e, u2 x4 a新的进展:
( q- }# U9 D: f9 o! l( e我把原理图拿到其他装有cadence 15.2版本的地方做网表输出,结果是对的。这说明原理图没有问题,可能是capture设置有问题。0 i9 d# \5 S/ }1 U
点击“setup”按钮,发现里面configuration file的栏目是空的(见图),我就填上正确配置文件,不过执行结果还是没有网表输出。郁闷......; ?! V* s+ z" P( \( ^/ u
不会是因为我的电脑是vista操作系统吧?: }0 M2 v" G9 j0 ]7 Y0 t& g
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[ 本帖最后由 szgflin 于 2008-2-21 16:28 编辑 ] |
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