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请教如何阅读PADS中的一些报表

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发表于 2009-3-10 14:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请教怎么读以下两份报表。第一份如下:
! O& s7 ?  H. BPowerPCB ECO Generator (Version 6.0) 2009-3-10 13:55:06! s; z: m9 {2 ~9 v% C8 |3 V4 S
Copyright (c) 1995-2001 Innoveda, Inc. - All rights reserved5 X; A; y$ [" S+ r# s9 I+ U3 S
ASCII reading (part types and decals) - 0 msec) h+ V! U! A; G2 {
ASCII reading (part types and decals) - 10 msec
* ~; M+ z3 \8 F0 PReading the Schematic- ]) y8 b# G6 l) T8 S( U7 U2 W4 v3 n
WARNING: Signal CHGND has 1 pins& R6 X; r9 A6 F1 f
There are 53 parts in the design
( W) d& F; s8 @! HThere are 29 signals in the design
+ L3 s& t1 u4 T  Q* QThere are 112 pins in the design. {4 g' A7 K. H1 _! L  a
ASCII reading (parts, nets, attributes) - 19 msec! `. _4 Z5 _9 C/ X0 V
Reading the PCB
( z, f( o. i4 o3 k; DThere are 53 parts in the design  H1 p. T% T# h& X$ i: w, @
There are 29 signals in the design8 Z) U4 i$ O2 k
There are 113 pins in the design( p' n7 B, y" ~1 {  h
ASCII reading (parts, nets, attributes) - 21 msec3 c% Y5 W+ j. w% Y
Final cost=660
0 f+ c+ I5 f# ?$ tPartitioning - 1 msec
- m( n+ D! e: Y1 w- VFinal Matching - 3 msec2 E9 k6 _, x9 I4 S- h' U: l6 S
Deleted pins: 13,  Added pins: 14
* g. J( q( T( X" s我只明白其中一部分。请问msec是什么?. `5 A3 R7 l/ u) f5 y$ M

, _& E. `4 j4 T# k% W
* f/ L" ]3 O" L3 q9 K8 B! i& V+ ?. U$ L  i: G  j& I  u4 m; A
第二份如下:
1 N# t3 z0 _: R- {*pads-ECO*
4 S9 c  Z2 e$ C* {$ O' G* K*REMARK*  old file: C:\paDSPwr\LogicFiles\padsnet.asc
# C3 |# T+ o, O- D: ~) E*REMARK*  new file: C:\padspwr\LogicFiles\ppcbnet.asc
: {( C; N% k9 \4 U. h*REMARK*  created by ECOGEN (Version 6.0) on 2009-3-10 13:55:062 j1 l( F. s0 [
PART DIFFERENCES
* m# S" ^' X+ C----------------
1 n. }. T7 B5 YSchematic                                         PCB, G- z% a/ ?$ V3 Z- U/ p
Ref-des Part-typeecal                           Ref-des Part-typeecal% n$ s: w4 m9 h; L/ E; u
R5   07010711R1W                                R5   R2W-200:R2W-200( D. l* X5 y- H" c3 y0 p
Q2   J5027-R:J5027-R                              Q2   TO-220-3XA:TO-220-3XA, K" f1 h- d" D0 Z2 G
D2   STPR1620CT:TO-220AB-STPR1620CT               <none>3 W4 H5 T* Q2 P2 o5 F- r
P1   TPAD-5-3.5MM                               P1   TPAD-5-3.5MMAA
2 T8 R( I8 q" i<none>                                            Q3   TO-220AB:TO-220AB
2 G" c1 q: P; TNET DIFFERENCES
/ ^1 |' u4 v% M$ Q% }----------------7 F' w% R+ u& N& U' s& k& D; h
Schematic                                         PCB, q* M: p$ K6 L1 T" @
<none>                                            $$$1
9 M& H. M9 T" J8 W<none>                                            $$$10333
8 B2 W! P, I# V  N' M8 z# }2 ~<none>                                            $$$17122, W( R5 J" A. `! e
<none>                                            $$$24 X5 K7 R( Y& `' n3 r. w
SWAPPED GATE DIFFERENCES
4 L6 ]( j9 Q  G! D: Z" c5 m------------------------1 O5 j% `! r/ b! V8 m) s" I$ Z
Schematic                                         PCB
# u# ^& d# i) E& K; {SWAPPED PIN DIFFERENCES
% ^: T" {* m7 w6 x4 J. K2 m------------------------9 k# b+ g. _" D# R9 r- z# s
Schematic                                         PCB
. O- w4 H+ C* i! B* @
0 T$ v% Q3 D7 C9 K  wUNMATCHED NET PINS IN Schematic4 u1 ^. j4 a& T7 i7 z/ i7 L3 J
-------------------------------
" I8 n! p! N- x- ~+ P" U$$$10246            R5.1 Q2.2 ! d: o( @, G: _5 }! P5 A
$$$10333            C21.2 R5.2 % w/ ]) O1 [7 U2 j/ }  z
$$$17122            R2.1 J3.1 : I2 C$ |9 @( ^" `; S% _
$$$21225            Q2.3 ; s- V) e; v6 m6 K6 z3 S" L
$$$6682             R2.2
0 H' Y0 G) m. M' i; K! R8 t$$$8119             D2.1 D2.2 U3.6 $ V2 O$ U( O# C9 x6 M+ \
+30V                D2.3 . z- R1 v# h+ J8 i
CHGND               J3.3 ' `6 y5 ^3 w. \- L7 c+ v: y
UNMATCHED NET PINS IN PCB
6 y$ a/ W4 G, Z( b7 P-------------------------
8 _3 E. N5 L0 g" z4 f$$$1                Q3.1 Q3.2 U3.6
* y) v/ M, {6 Z: G4 \* K$$$10246            R5.2 Q2.3
0 I9 L# V. a. J0 }$$$10333            R5.1 C21.2
1 N8 s# W- g; ?, o, p+ I) g$$$17122            J3.1 R2.2
  \' X. c+ W/ s3 ?, w: H7 ?( y; x' E2 H$$$2                P1.1 J3.3 & C, G/ X! B/ R5 g0 h
$$$21225            Q2.2 . |" \7 r2 L8 S7 H# q
$$$6682             R2.1 7 U3 H9 {4 d0 X1 }; t( ~$ s+ e1 k
+30V                Q3.3
7 H& ^) r1 R! V3 eATTRIBUTE DIFFERENCES' X; ]3 R( o( L3 Z% y7 v2 r2 G
---------------------- U- b5 t/ t4 r& x! r
Attribute Level [ Schematic Parent -> PCB Parent ]
0 u1 P9 N5 x/ W/ K$ ]          Attribute Name           Schematic Value          PCB Value
# v  A3 @# f& a+ L& f' m6 V! H3 J- y! {$ L2 y, @( _3 H
谁能帮我解读一下么?谢谢

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2#
 楼主| 发表于 2009-3-10 14:12 | 只看该作者
怎么会出现笑脸?不是我加的,可能是冒号:的缘故。不好意思

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3#
 楼主| 发表于 2009-3-10 14:24 | 只看该作者
没人帮忙看看哦

该用户从未签到

4#
 楼主| 发表于 2009-3-10 14:31 | 只看该作者

该用户从未签到

5#
发表于 2009-3-10 16:44 | 只看该作者
msec是毫秒

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参与人数 1贡献 +1 收起 理由
purpleirene + 1

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6#
发表于 2009-3-10 17:16 | 只看该作者
第二个这个是说你的设计存在的问题,网表和PCB的网络不一致,这个不会看不懂吧?
! e+ s5 G( r2 h: e: ~4 H1,R5,Q2,D2,P1在原理图里和PCB里的器件封装信息不一致
/ s1 B# J) e6 E! G2,PCB上比原理图多出了4个网络4 u" m* `! d3 C. d' r
3,你在PCB里的网络连接关系和原理图发生了变化。

评分

参与人数 2贡献 +4 收起 理由
libsuo + 3
purpleirene + 1

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7#
 楼主| 发表于 2009-3-11 09:16 | 只看该作者
回复6楼:不是完全懂。是直接在PCB DECAL里面改封装的缘故,应该问题不大哦。

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8#
发表于 2009-3-11 10:45 | 只看该作者
这个你还是注意一下,有时候可能一时的大意,你的设计就出问题了,呵呵

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9#
 楼主| 发表于 2009-3-11 10:59 | 只看该作者
恩,还好,还要评审。毕竟一个人的能力是有限的
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