请问FPGA与DDR3是否必须在同一层放置

天涯678

请问FPGA与DDR3是否必须在同一层放置，由于现在不在同一层，软件调试的时候图像有抖动，软件说是因为FPGA与DDR3未在同一层，导致时序有问题。
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Jujianjun

可以让软件写一个DDR3 test image， 然后run crazy DDR3 read and write 测试， 只要那个测试pass了， 那么就告诉别人DDR3没有问题

canatto

难说是什么原因，楼主说的不够详细。如果PCB设计软件等长控制不计入过孔深度，那么存储器FPGA同面反而容易出问题。pads layout和router就是这种不计过孔深度的软件，所以我做DDR3、DDR4设计总是尽量把存储器放在另一面，这样等长计算表格会简化不少，地址、控制、命令总线走线换层只要做到往深层单向换层就可以不必考虑过孔深度。许多情况下，FPGA内部时间误差需要用PCB导线配齐，不知楼主的等长控制是否参照了FPGA资料计入了内部时基误差。

zhuyt05

天涯678 发表于 2018-12-1 16:05
之前的板子用软件调的程序没问题，放在现在这个板子就有问题了，软件就说软件没问题。

可以用示波器看看显示屏的CLK VS HS信号是否有问题，一般的RGB888信号的屏，速度都不快，对时序没有太大要求。另外，如果系统启动正常，就说明内存没有问题啊。软件BUG也不一定每个板子都重现。最好还是测下信号
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zhuyt05

怎么会有这种要求，这明显是软件弄不出来让硬件背锅啊
PCB一般都等长呀，而且FPGA好像可以软件调整延时。
4 Q; I2 y# o0 w( N3 u/ t& t- S2 j, I另外你说的图像抖动是怎回事，图像抖动应该和DDR3没有关系吧？

zhuyt05

zhuyt05 发表于 2018-12-1 15:57
$ G* T. M, B; m: l9 K- z6 _$ L怎么会有这种要求，这明显是软件弄不出来让硬件背锅啊
PCB一般都等长呀，而且FPGA好像可以软件调整延 ...

图像抖动一般是显示屏的CLK信号，HS, VS这里加电容

天涯678

zhuyt05 发表于 2018-12-1 15:59
0 P# u0 B$ a# A: o图像抖动一般是显示屏的CLK信号，HS, VS这里加电容

学习了 谢谢

天涯678

zhuyt05 发表于 2018-12-1 15:57
怎么会有这种要求，这明显是软件弄不出来让硬件背锅啊
PCB一般都等长呀，而且FPGA好像可以软件调整延 ...

9 l# V1 l1 e1 m之前的板子用软件调的程序没问题，放在现在这个板子就有问题了，软件就说软件没问题。

天涯678

zhuyt05 发表于 2018-12-1 16:10
) O0 x! u* |, I1 C* a3 p2 @3 m# A可以用示波器看看显示屏的CLK VS HS信号是否有问题，一般的RGB888信号的屏，速度都不快，对时序没有太大 ...

, X2 b) v2 [6 _' `$ L好的，

clp783

这种问题很难界定是软件还是硬件问题，能用软件解决最好。

Nextable

软件的搞不懂，肯定来找你麻烦了呀，这个跟同层有啥毛线关系，都是要打孔的，看你的电源平面处理的怎么样啦

renxiangbing1

软件搞不定，叫你来背锅了

7shmily

总得有背锅的和砸锅的

泉水里的鱼

明显没有这种要求啊 我们做的板子很多DDR都是正反贴的 都没有问题

天涯678

泉水里的鱼 发表于 2018-12-4 10:39
* \( H: G4 ]# _0 |0 K5 Q- @$ d* K明显没有这种要求啊 我们做的板子很多DDR都是正反贴的 都没有问题

: _" l/ t& t% c; ^4 u3 j; s, w, b是啊，主要之前这个FPGA和DDR3都是放在同一层，一直都没有问题，就这次我给换了一下，出问题了，人家软件就抓着了，说自己在FPGA内模拟了一个17M彩条，只要更改时序，彩条就不稳定了，但是他用之前的板子，改时序是没有问题的。
5 a& D1 u" K' W$ ^3 z5 S- l

sphai

跟不同层有毛关系哦