问：DDR阻抗和反射的问题？

we167527 · 发表于 2018-12-20 16:12

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

提问：1）假设SOC的内部阻抗在48欧姆，外部传输线走了50欧姆的阻抗，而内存的ODT设置了60欧姆！
请问会不会对信号来说负载加重了。出现了阶梯。还有信号到了内层，阻抗变得不连续了。而导致反射？？？
2）假设SOC内部30欧姆阻抗，外部传输线60欧姆，内存也60欧姆。
请问这种状况信号会不会刚从SOC出来就抖动。出现反射现象？？？
3）为什么在并联端接VTT后信号的反射会被吸收呢？？？

2682439952 · 发表于 2019-1-3 13:28

还不错，挺实用的，

we167527 · 发表于 2019-1-3 13:40

2682439952 发表于 2019-1-3 13:28( k0 p7 e7 q: z
还不错，挺实用的，

我问的是问题~
沉了！

Jujianjun · 发表于 2019-1-4 12:10

如果考虑数据线，是点对点的，个人觉得用仿真工具跑一下比较好，后仿真。

老的DDR一直是用stub termination的方式，也就是串阻和VTT termination相结合的方式。

现在的新一代的DDR，基本去除了数据线外面的电阻，串阻和VTT的方式都不需要外部termination，我们只需要动态调整 ODT， Vref就可以了。

we167527 · 发表于 2019-1-4 13:04

Jujianjun 发表于 2019-1-4 12:101 `. h& Q. N. C
如果考虑数据线，是点对点的，个人觉得用仿真工具跑一下比较好，后仿真。
' \: g; K! Y+ ]- v @! N( @; d0 s H0 {- e2 z: Z, N& {7 w
老的DDR一直是用stub termina ...

噢~！老的也有VTT端接在数据线上吗？

yangjijun · 发表于 2019-1-4 14:49

同感

何文斌 · 发表于 2019-1-8 23:21

仿真一下不吃亏

fbish · 发表于 2019-1-9 14:04

这个直接仿真下，你说的并联端接，是端接的一种。

anguchou · 发表于 2019-7-23 00:09

帐号		自动登录	找回密码
密码			注册

问：DDR阻抗和反射的问题？

EDA365欢迎您登录！

点评

点评

浏览过的版块

推荐内容 /1