错误使用派生时钟对逻辑时序的影响

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错误使用派生时钟对逻辑时序的影响

+ |# Q9 U- v2 Z6 C3 ^2 S0 }4 o
8 X4 Q6 p8 F+ ]$ t4 g3 n- k

项目代码编译后打印如下信息：

& k' I5 A: m* ^

Info: Clock "CLK48M" has Internalfmax of 67.47 MHz between source register "GLUE_LGC:glue|MCLK" anddestination register "img_lgc:img|N2DSP" (period= 14.822 ns)

& R4 d! s  Q! G( P7 F

信号由MCLK到N2DSP这条通道限定了时针的最高速度只能到67.47MHz。

查看相关代码中存在如下代码段：

+ B. E/ C* R$ j5 H0 ~) z

always @( posedge CLK48M )

# c# Y& d) `  X. a/ A! p& X

         begin

+ x2 @* g9 O! b; m

                   CLKDIV<= CLKDIV + 1;                            //clock divider

         end

always @(posedge CLKDIV[5])        

         begin

                   MCLKB3<= MCLK_EXT;

  O; ?6 M1 f4 A3 l9 z9 x

                   MCLKB2<= MCLKB3;

                   MCLKB<= MCLKB2;

                   MCLK<= MCLKB | MCLKB2 | MCLKB3;

1 L9 M# o% q9 U5 b: i2 I8 q

         End

0 @1 o# A2 [3 |9 |4 ^& n( o

该代码段是对MCLK_EXT做一个简单的防抖处理，相当于使用CLK48M衍生的一个时钟CLKDIV[5]。

# a; T, J& d1 O; A7 {4 b

MCLK在其它模块中又使用CLK48M系统时钟做了一次锁存，于是相当于在两个CLK48M时钟之间要完成CLKDIV[5]的转换，再用CLKDIV[5]的上升沿去触发MCLK的转换，再输出到目的寄存器。此过程占用时间较长，而CLKDIV[5]所耗的时间显然是多余的。

修改代码后如下：

always @( posedge CLK48M )

         begin

( }+ s5 x; G- x

                   CLKDIV<= CLKDIV + 1;                            //clock divider

                   if(CLKDIV == 6'b100000)

3 x& o) R. h3 i' v: l8 o, p

                            begin

. ?) }# S$ X8 B8 s' {/ [

                                     MCLKB3<= MCLK_EXT;

+ F! h9 t: b% A" b4 i7 f# b

                                     MCLKB2<= MCLKB3;

                                     MCLKB<= MCLKB2;

                                     MCLK<= MCLKB | MCLKB2 | MCLKB3;

2 ^# W( V% C9 L. z0 `" |% J

                            end

& Y8 B. Z  Y) K* a  R

         end

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