这种叠层的L1和L2走线参考的谁

养猫还是养狗 · 发表于 2019-3-28 22:16

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16层一阶HDI板，板子上 L1 L2 L15 L16都有走差分线

养猫还是养狗 · 发表于 2019-3-28 22:18

用ALLEGRO自带的算阻抗工具算出来的数据能用吗

养猫还是养狗 · 发表于 2019-3-28 22:20

L1，L2参考的是L3吗？如果是的话，这两层走线会互相干扰吗，影响大么

养猫还是养狗 · 发表于 2019-3-28 22:56

L1走线100欧7.5/6.5 L2走线100欧3.5/10.3

养猫还是养狗 · 发表于 2019-3-28 23:02

我好像明白了，表层的走线没有参考，所以才会走这么粗

林果果 · 发表于 2019-3-29 10:01

这种层叠L1，也就是TOP层不是应该尽量少不走线吗？看你的阻抗设计L1是参考L3。真没办法才这么处理吗，这么多层不应该吧。

弦念 · 发表于 2019-3-29 10:54

参考层通常都是指的相邻层

散场的青春 · 发表于 2019-3-29 11:27

T层和B层应该少走线，尽量只做扇出处理

阿猫猫猫 · 发表于 2019-3-29 15:36

这种叠层信号干扰估计有点大哦，一般TOP和BOT都是参考的GND，即L2和L15是GND，最好避免双带线，有16层那么多可以好好规划一下

养猫还是养狗 · 发表于 2019-3-29 19:21

2682439952 · 发表于 2019-3-29 22:25

参考层通常都是指的相邻层

niliudehe · 发表于 2019-4-1 16:09

感觉板子做的好烂，16层盲埋孔高速差分晶振穿线极限走线宽度3.5mil ddr3数据没同组同层只能说有钱任性啊

LC0613 · 发表于 2019-4-1 17:47

只要知道板厚，介质，层叠，线宽线距，用si9000算一下就知道是参考哪一个层了，走线是可以隔层参考！

Helen_jj · 发表于 2019-4-2 10:48

这样叠不应该啊

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