|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
[请教]SDRAM布线
+ |1 v6 U& y4 k. o看书+上网我了解到：
8 U* D# d+ Z2 q! `' ^+ P
# d8 B, [. d. FSDRAM的布线要求信号线尽量保证匹配和等长，重要顺序为时钟信号，控制信号，地址信号，数据信号。: Y$ y5 L5 `/ @) Y0 g* o4 L& F
1 T! X, H* M7 ~. Z% X1、但是不大清楚这里所说的等长是指几个时钟信号之间等长，还是时钟信号和地址信号之间等长。比如SCLK和A2是否需要等长？SCLK和WE是否需要等长？# A& I, A/ E' N* O# Z
% m- F( n3 y1 I0 d2、像数据线和地址线并不只接SDRAM，还需要连接其他器件，这就不可避免的会在数据线和地址线上出现分支和过孔，这样保证到SDRAM的数据线和地址线等长还有意义吗？- ]6 ^" i; A1 P! d& t
, r2 [/ k5 S$ [$ _9 c- n+ i
3、据我了解，当某一信号为高速信号时(电平跳变时间短)不管变化频率如何，如果不能将连线控制得较短，则都会出现反射的情况，这时应进行阻抗匹配。对于某些设计(如三星S3C2410的DEMO板和其他一些S3C2410的开发板)对时钟信号和控制信号串联了匹配电阻以避免信号的反射，这一点没有问题。而这些设计中的数据线和地址线都很长，并且需要通过连接器引到其他板子上，但却仅在地址线的低位(A3，A2，A1)上进行了阻抗匹配，不知是何道理？ p7 e. s2 x* Y4 @( B
+ V* f% J( o# j
4、据说在S3C2410的数据手册上有关于布线时的注意事项，是真的吗？我找了很长时间也没见到。 |
|
/1 
发表于 2009-4-28 20:19
收藏
淘帖
支持！
反对！
楼主