DDR3 T型走线等长规则设置疑问，求帮助！

liuxiang5119

板子是海思HI3519A官方的板子，DDR3 T型走线结构，看规则里有设置T点分支等长规则，如下图所示：
7 e+ E4 W0 f' e* U

$ b# k1 ~! e% X( A* J
# X7 h. m5 s6 ~; ~! w, }
, Z9 }. \& P# k8 z  u' m( X然后手动将PCB板整体旋转了90度，出现DRC检测错误为E/D   检查显示T分支等长不对了，如下图：
$ X& x. P+ k/ i" H4 U0 d
2 P9 o$ x2 G' ?! T; k
: c: r1 D7 h  g. Q- P检查规则，其他设置都没动，不理解这里为什么检测出来的线长度不一样了，看DDR_A0的拓扑结构和原版的也是一样
7 h+ ~0 o, @7 T, f, a4 b包括参数都一致，所以不理解为什么会显示DRC错误
" d9 X1 d) @5 i. x. G( f4 H4 L

只是将PCB旋转了90度，走线长度，板层结构都没动，为什么会显示DRC错误呢，还有哪些规则是影响这个的，实在不懂了！求各位大大们指导下！

$ l  P6 |; J. V# p3 L5 H这个是原版的PCB 水平位置
6 e9 v! D/ ?  b& E& _
这个是改之后的，旋转了90度，然后就显示E/D   DRC错误

dzkcool

看是同一块板吗？表格显示T点到芯片的长度变短了，先database check一下看

liuxiang5119

check之后没任何反应  还是显示E/D错误   

dzkcool

对一下两块板子的Z Axis Delay开关，是不是一块开了，一块没开

xiaoxiaoya

看看

yaoxiao0302

Pin Delay,层叠设置，还有就是Z delay,

liuxiang5119

yaoxiao0302 发表于 2019-4-25 09:38
Pin Delay,层叠设置，还有就是Z delay,

( i. B9 k2 X5 S+ H4 o& {$ C8 g层叠没变   包括Z delay  pinDELAY   这些都没动    我是在原PCB设计上  直接移动了下DDR部分  然后就出线DRC报错  

shidaxia1573

可能移动后，部分走线的网络性质发生变化，变成无网络走线了。你可以抽几个报错的走线查看一下。尤其的via网络属性是不是也发生变化。

杨柳kevin

这个太神奇了

850025103

这个太神奇

rita_shang

我也碰到这种情况了，只是整体转了方向，T点出报DRC且规则出错，没找到原因