DDR3 T型走线等长规则设置疑问，求帮助！

liuxiang5119

板子是海思HI3519A官方的板子，DDR3 T型走线结构，看规则里有设置T点分支等长规则，如下图所示：

/ D/ K9 o: q/ C! e$ a# h* g. L
& J  R( C6 S; j4 T' }  j& B

8 ~. a7 ^; h+ g/ ~* r, p$ Z) t3 E然后手动将PCB板整体旋转了90度，出现DRC检测错误为E/D   检查显示T分支等长不对了，如下图：
# Y8 h/ Z3 {6 ~  ?$ V
' _5 x+ p3 D7 v2 }  W
检查规则，其他设置都没动，不理解这里为什么检测出来的线长度不一样了，看DDR_A0的拓扑结构和原版的也是一样
包括参数都一致，所以不理解为什么会显示DRC错误
; G; H4 |6 k& x" K

只是将PCB旋转了90度，走线长度，板层结构都没动，为什么会显示DRC错误呢，还有哪些规则是影响这个的，实在不懂了！求各位大大们指导下！
- G1 S; ?' u6 X$ B5 t, x. N
9 g3 X) X+ N6 C6 _这个是原版的PCB 水平位置

这个是改之后的，旋转了90度，然后就显示E/D   DRC错误

dzkcool

看是同一块板吗？表格显示T点到芯片的长度变短了，先database check一下看

liuxiang5119

check之后没任何反应  还是显示E/D错误   

dzkcool

对一下两块板子的Z Axis Delay开关，是不是一块开了，一块没开

xiaoxiaoya

看看

yaoxiao0302

Pin Delay,层叠设置，还有就是Z delay,

liuxiang5119

yaoxiao0302 发表于 2019-4-25 09:38
: U% m7 |; w) Z5 LPin Delay,层叠设置，还有就是Z delay,

# L1 h: R2 z/ l7 o2 s层叠没变   包括Z delay  pinDELAY   这些都没动    我是在原PCB设计上  直接移动了下DDR部分  然后就出线DRC报错  

shidaxia1573

可能移动后，部分走线的网络性质发生变化，变成无网络走线了。你可以抽几个报错的走线查看一下。尤其的via网络属性是不是也发生变化。

杨柳kevin

这个太神奇了

850025103

这个太神奇

rita_shang

我也碰到这种情况了，只是整体转了方向，T点出报DRC且规则出错，没找到原因