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在下面的verilog中rst应该分配什么引脚???

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  • TA的每日心情

    2019-11-19 15:34
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    [LV.1]初来乍到

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    发表于 2019-6-19 15:11 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    module following_led(; ^, |$ P! x0 V/ s4 ]
    input clk,
    2 O# i4 \  t4 finput rst,6 O, h- p2 `. }6 a+ w; g: A
    output [3:0] led" h$ m7 @1 _# M& w
    );
      f" J; m( a2 @$ m+ \! e, `% jreg [23 : 0] cnt_reg;- t( t7 O/ @$ i: a! d- S; d% O" s  G1 e
    reg [ 3 : 0] light_reg;
    ) w5 G$ |( J' G' c1 v! [always @ (posedge clk)
    4 H- R& m  l8 d' _begin
    8 r9 o4 @6 y. }, Gif (rst)) a- Z3 R0 U) F. H9 C- g
    cnt_reg <= 0; ; U8 Y$ e$ ?8 K
    else
    0 [* C$ ^: y- g& Vcnt_reg <= + 1;
    + V0 a6 a2 K/ d9 @- gend
    ( j" {% a+ G% A6 x8 {5 Salways @ (posedge clk) 6 T* z2 Y8 J" `1 k9 Q  _) P
    begin' Q- [, a/ m$ ~
    if (rst)
    / o9 }) q' V5 `+ U# J: X/ elight_reg <= 4'b0001;
    * \% ^) t  x) J  J& Q4 ]else if (cnt_reg == 24'hffffff) begin+ K6 v9 j8 ?  @- f7 J% `* p
    if (light_reg == 4'b1000)8 r7 ]% Y9 P) k6 ]
    light_reg <= 4'b0001;
    ( D5 A; l/ A  O5 R/ qelse
    + g+ S4 E" w( k! Clight_reg <= light_reg<< 1;- H6 ~5 |4 u  o5 S/ j: n
    end
    ! l% s% n0 ]; M& mend- D, p$ y) X- b
    assign led = light_reg;
    2 w* ^: y1 k; }3 t5 [endmodule* M& v7 J* ~6 e- u8 F! [9 l
    我用的是basys3。
    8 ~$ b6 ~; s9 ^# }! {$ h0 o3 p, w; {. w7 e, ]7 Y2 {- @$ H
    & R! g; w4 k/ q2 k

    # F! P3 t+ Z4 Z( }2 `5 ~7 Z' z" Y2 ]$ ?( X+ `  L8 ]; e2 l7 y* D

    2 k  U# x' g9 n" y: Z' u) s) @4 Z
    ! Y* L" o0 P+ V# D

    : b! C5 `4 B$ S% y; @+ |% F" ?

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    2#
    发表于 2019-6-19 17:12 | 只看该作者
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