Verilog实现FPGA的边沿（上升、下降、双边沿）检测

uperrua

网上搜了一下，结合自己总结的。首先介绍一下基本的原理。

脉冲边沿的特性：两侧电平发生了变化

思路：设计两个或多个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了。

• module edge_detect(input clk,
•                    input rst_n,
•                    input data_in,
•                    output raising_edge_detect,
•                    output falling_edge_detect,
•                    output double_edge_detect);
• reg data_in_d1;
• reg data_in_d2;
• 
  
• always @ (posedge clk,negedge rst_n)
• begin
•     if(!rst_n)
•     begin data_in_d1 <= 1'b0; data_in_d2 <= 1'b0; end
•     else
•     begin data_in_d1 <= data_in; data_in_d2 <= data_in_d1;end
• end
• assign raising_edge_detect = data_in_d1  & (~data_in_d2);//上升沿
• assign falling_edge_detect = ~data_in_d1 &  data_in_d2;//下降沿
• assign double_edge_detect  = data_in_d1 ^ data_in_d2;//双边沿
• endmodule
• 
  + x; O' o; n) z) C6 F

- _7 P) I9 J* _' B2 B* n% n% M: K; i

. r0 g2 K, N, O- p2 _+ R

ygcgsa

看看楼主怎么用Verilog实现FPGA的边沿（上升、下降、双边沿）检测

雷北城

Verilog实现FPGA的边沿（上升、下降、双边沿）检测