FPGA wire和reg的区别

pulbieup

wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。
% l! L, y$ n& b. N) ?1 Lreg表示一定要有触发，输出才会反映输入的状态。
3 D! X4 V% v; l8 v- M% A) V8 ?
1 n2 B# g4 r1 Greg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。
% C0 _$ M: x( q. |9 k2 }, H

两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire若无驱动器连接，其值为z，reg默认初始值为不定值 x 。
4 t' [7 t5 T, N: Q" P$ \8 F6 x- }
在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。在理解上，相当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于wire。在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，而这个变量可以声明成reg类型的。根据触发条件的不同，过程赋值语句可以建模不同的硬件结构：如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；如果这个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。

! E0 ^2 g2 w; p1 o& @6 L- C对组合逻辑输出变量，可以直接用assign。即如果不指定为reg类型，那么就默认为1位wire类型，故无需指定1位wire类型的变量。当然专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。

6 ~% l7 b3 w0 i) e3 q+ k输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以是wire/reg类型，输出端口只能驱动wire；若输出端口在过程块中赋值则为reg型，
8 Z% p; x" B$ S6 ?6 {

7 x5 L8 j. \; ~$ V8 y若在过程块外赋值则为net型（wire/tri）。用关键词inout声明一个双向端口, inout端口不能声明为reg类型，只能是wire类型。
7 u0 l* S5 `3 B* `
' @: U& f& T1 ^* g
) `2 j; ~) x# Q. `$ y  j5 t默认信号是wire类型，reg类型要申明。这里所说的默认是指输出信号申明成output时为wire。如果是模块内部信号，必须申明成wire或者reg.
; ^2 e: D& ^1 K" K2 A

对于always语句而言，赋值要申明成reg，连续赋值assign的时候要用wire
9 ]$ [% ^  Y& |7 \

6 r6 G5 c! f4 D" R. F6 e
& Z, m  z3 M& Q5 z

Demyar

看看FPGA wire和reg的区别