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 资深工程师电源设计策略:如何避免传导EMI问题

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发表于 2019-7-30 10:01 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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       资深工程师电源设计策略:如何避免传导EMI问题

  U0 ~8 D. b' H# w9 K( }4 [       大部分传导 EMI 问题都是由共模噪声引起的。而且,大部分共模噪声问题都是由电源中的寄生电容导致的。
  D6 r3 c' y; |( \1 i  我们着重讨论当寄生电容直接耦合到电源输入电线时会发生的情况) @& K6 b5 C- K) L+ ]/ o5 W; b' W
  1. 只需几 fF 的杂散电容就会导致 EMI 扫描失败。从本质上讲,开关电源具有提供高 dV/dt 的节点。寄生电容与高 dV/dt 的混合会产生 EMI 问题。在寄生电容的另一端连接至电源输入端时,会有少量电流直接泵送至电源线。
" n' _5 @# ?" F2 k& B& h) `: y  2. 查看电源中的寄生电容。我们都记得物理课上讲过,两个导体之间的电容与导体表面积成正比,与二者之间的距离成反比。查看电路中的每个节点,并特别注意具有高 dV/dt 的节点。想想电路布局中该节点的表面积是多少,节点距离电路板输入线路有多远。开关 MOSFET 的漏极和缓冲电路是常见的罪魁祸首。5 N. o! h3 n, R
  3. 减小表面面积有技巧。试着尽量使用表面贴装封装。采用直立式 TO-220 封装的 FET 具有极大的漏极选项卡 (drain tab) 表面面积,可惜的是它通常碰巧是具有最高 dV/dt 的节点。尝试使用表面贴装 DPAK 或 D2PAK FET 取代。在 DPAK 选项卡下面的低层 PCB 上安放一个初级接地面板,就可良好遮蔽 FET 的底部,从而可显著减少寄生电容。
" H# l8 V2 h6 e  有时候表面面积需要用于散热。如果您必须使用带散热片的 TO-220 类 FET,尝试将散热片连接至初级接地(而不是大地接地)。这样不仅有助于遮蔽 FET,而且还有助于减少杂散电容。
* i$ W6 W- d0 u& z6 h  4. 让开关节点与输入连接之间拉开距离。见图 1 中的设计实例,其中我忽视了这个简单原则。# h/ Q0 I- |$ j
  
  图 1. 让输入布线与具有高 dV/dt 的节点靠得太近会增加传导 EMI。
  我通过简单调整电路板(无电路变化),将噪声降低了大约 6dB。见图 2 和图 3 的测量结果。在有些情况下,接近高 dV/dt 进行输入线路布线甚至还可击坏共模线圈 (CMC)。! h7 |7 {) N  D
  
  图 2. 从电路板布局进行 EMI 扫描,其中 AC 输入与开关电路距离较近
  
  图 3. 从电路板布局进行 EMI 扫描,其中 AC 输入与开关电路之间距离较大
  您是否有过在显著加强输入滤波器后 EMI 改善效果很小甚至没有改善的这种遭遇?这很有可能是因为有一些来自某个高 dV/dt 节点的杂散电容直接耦合到输入线路,有效绕过了您的 CMC。为了检测这种情况,可临时短路 PCB 上 CMC 的绕组,并将一个二级 CMC 与电路板的输入电线串联。如果有明显改善,您需要重新布局电路板,并格外注意输入连接的布局与布线。- a+ Z" d. o7 K7 h. J* F' a- s( j: \

/ L; X. P' F/ E) B) j* E+ q$ T  D; x; f. |
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