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RGMII PCB 设计规则

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    开心
    2020-3-4 15:24
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    发表于 2019-8-12 20:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    RGMII  PCB 设计规则) G+ c3 U6 F1 X4 e9 t7 s& n
    rgmiiPCB设计规则.pdf (67.32 KB, 下载次数: 90) 7 n2 b& _: T2 }$ ^  y0 E, i

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    发表于 2019-8-15 09:28 | 只看该作者
    电气特性: RGMII(version 1.3)接口工作电平为 2.5VLVCMOS, RGMII(version 2.0)工作于 1.5VHSTL 接口电平上。7 C" s: j, a: J PCB 设计原则:1 O- j8 i2 V5 t! h" {+ H& h/ f 总原则: 1.各信号线的阻抗控制在 50 欧姆。: m. L& ?8 |1 O9 y 2.组内信号长度差不超过 100mil。 3.尽量不要跨层和电源,地分割线。 发送部分:6 d: C% W- E4 b6 v" Y' w 1.发送数据线 TXD{0:3},TXCTL 等长。4 @* o1 K9 ^2 ^9 z- c 2.发送时钟 TXC 尽量和发送数据线 TXD{0:3},TXCTL 等长。(器件具有内部延时功能)$ k+ ?1 \2 s- O/ D: W 接受部分: 1.接受数据线 RXD{0:3},RXCTL 等长。 2.接受时钟 RXC 尽量和发送数据线 RXD{0:3},RXCTL 等长。(器件具有内部延时功能)8 e0 d6 u  `2 K0 r& b4 _ 器件不带内部延时功能的,在设计中要求从驱动端到接收端的时钟线要在 pcb 上做绕线延时,时间大约 1.5ns-2.0ns

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    发表于 2019-8-13 08:55 | 只看该作者
    《RGMII PCB设计规则》文档内容
      u: H+ H! D* O5 L

    ' `6 H" A. x: I: s% [一、电气特性:% p( e7 W& I+ Y& K( J. `( N2 F6 s
    RGMII(version 1.3)接口工作电平为 2.5VLVCMOS,
    + R  q" M2 H* `& n$ Q9 z& v* j8 ?RGMII(version 2.0)工作于 1.5VHSTL 接口电平上。
    + |* p8 q' D1 |! d) N( o; j
    ( t3 P! E5 m  j! `- h! {' O5 V二、PCB 设计原则:+ R/ L+ w& m" n1 H4 Q. Y) m6 U* T* R
    2.1、总原则:4 X, y+ }( K9 Z* G, K' r0 N# P
    1.各信号线的阻抗控制在 50 欧姆。
    ; |. Q# l6 [  `; r2.组内信号长度差不超过 100mil。
    ; z0 \# L8 t$ e4 Z2 R3 f! |( X3.尽量不要跨层和电源, 地分割线。/ U1 l% R# q8 d, }5 e

      t4 \; Z6 q+ a$ O$ ?) ~* u% C2.2、发送部分:
    4 H3 w+ Z1 j- D- l1.发送数据线 TXD{0:3}, TXCTL 等长。' {0 I% o3 I/ h: Y- }6 Z, q
    2.发送时钟 TXC 尽量和发送数据线 TXD{0: 3},TXCTL 等长。 (器件具有内部延时功能)6 d; `6 A. R- w+ I3 F& x

    ( |; ~4 h) v, W: T0 @1 ~& ]2.3、接收部分:
    3 C& j4 b. q) h  T9 j7 G, P" h1.接受数据线 RXD{0:3}, RXCTL 等长。" V( g. S9 ~) e  Q  {, A
    2.接受时钟 RXC 尽量和发送数据线 RXD{0: 3},RXCTL 等长。 (器件具有内部延时功能)
    : [& `! L/ z+ ]4 j& C2 f$ q; z器件不带内部延时功能的, 在设计中要求从驱动端到接收端的时钟线要在 pcb 上做绕线延时, 时间大约 1.5ns-2.0ns
    0 k0 k0 G) P& c- V3 I3 f$ W/ ~) c+ L0 i

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    4#
    发表于 2019-8-13 09:38 | 只看该作者
    电气特性:8 ?& W& y- n/ l) h* R
    RGMII(version 1.3)接口工作电平为 2.5VLVCMOS,( ~8 S7 Q% t7 d9 x: a4 F% [% v9 W
    RGMII(version 2.0)工作于 1.5VHSTL 接口电平上。6 s: K2 }5 h; @. _( {! Y
    PCB 设计原则:' Y& U  ^4 w6 O5 h; _
    总原则:
    : e- o' T( O" }2 y1.各信号线的阻抗控制在 50 欧姆。
    - V; ?& F8 O  Q5 r/ f2.组内信号长度差不超过 100mil。
    0 {- j& C* z9 v- o; d3 D3.尽量不要跨层和电源,地分割线。
    , A& \3 k6 W* i' j: ?% t发送部分:) l1 G. m% j0 u' |( m" O
    1.发送数据线 TXD{0:3},TXCTL 等长。: G( g! m& _$ A% ^" M6 N4 X
    2.发送时钟 TXC 尽量和发送数据线 TXD{0:3},TXCTL 等长。(器件具有内部延时功能)
    5 W, e3 F# H" f8 l. I接受部分:# y0 F' _+ c0 {. i( @, ^
    1.接受数据线 RXD{0:3},RXCTL 等长。- x& O, u$ P# ~" c4 w7 E
    2.接受时钟 RXC 尽量和发送数据线 RXD{0:3},RXCTL 等长。(器件具有内部延时功能)
    % |' H- v( b. c/ q  Q7 |- g0 R, b, j器件不带内部延时功能的,在设计中要求从驱动端到接收端的时钟线要在 pcb 上做绕线延时,时间大约 1.5ns-2.0ns

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    6#
    发表于 2019-8-13 10:39 | 只看该作者
    做人要有良心

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    8#
    发表于 2019-8-13 14:42 | 只看该作者
    以太网接口的阻抗不是100欧姆吗?

    点评

    我说的是RGMII,不是RJ45  详情 回复 发表于 2019-8-13 15:01
  • TA的每日心情
    开心
    2020-3-4 15:24
  • 签到天数: 1 天

    [LV.1]初来乍到

    9#
     楼主| 发表于 2019-8-13 15:01 | 只看该作者
    xiaoxiaozhou 发表于 2019-8-13 14:42
    ( X3 ?( l+ _  v9 t以太网接口的阻抗不是100欧姆吗?

    & X1 E  `4 H8 B1 u; j我说的是RGMII,不是RJ45$ V# b+ Z! d- q1 k! e) M7 ]

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    10#
    发表于 2019-8-13 16:55 | 只看该作者
    做人要有良心,就几句话,你做成一个pdf,上来赚积分?你直接把这几句话复制粘贴就好了。

    点评

    嗯嗯,初次使用,不好意思。这个积分我得不到。下面已经粘贴出来了你没看见么?  详情 回复 发表于 2019-8-13 17:27
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    开心
    2020-3-4 15:24
  • 签到天数: 1 天

    [LV.1]初来乍到

    11#
     楼主| 发表于 2019-8-13 17:27 | 只看该作者
    宝庆书生 发表于 2019-8-13 16:556 \$ |5 S8 B$ a# k% t3 p' z
    做人要有良心,就几句话,你做成一个pdf,上来赚积分?你直接把这几句话复制粘贴就好了。
    " }7 p. J- o- X( T- v9 g
    嗯嗯,初次使用,不好意思。这个积分我得不到。下面已经粘贴出来了你没看见么?8 D2 V% z& T1 x

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    13#
    发表于 2019-8-15 09:13 | 只看该作者
    不错,值得学习!

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    15#
    发表于 2019-12-12 15:04 | 只看该作者
    XIEXEDISDV
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