晶振这样走线有没问题啊？

lrq

EDA365-电子硬件设计交流群
（红色楼主，蓝色群友）
4 L& ?+ Q; |6 R( H4 ^. x7 _# k
蹦蹦:


5 R  }" ~# @7 a5 e) E1 k蹦蹦:
" g+ Z" J% D9 P: J; T) ?晶振我这样走线有没问题啊

孙宁:
先到电容，再到晶振会不会好点？
. m$ D" ]2 P/ h# W0 E/ {" J
Ray:
( o9 C# i# e  O. y* Rπ型滤波，先过电容再过晶振，最好内差分走线

蹦蹦:

0 {+ l$ t8 y- `3 m
Lucifer:
+ G! z$ Z: o$ T, V! V看下你的频率咯如果32.768k的话无所谓了哈哈哈
" P2 h0 {3 m* p  b( O# U, c( p' Z
! q  A- A" b2 Z2 `# ]& x蹦蹦:
1 i3 ^2 j# O1 }我看的一个参考

Lucifer:
- s+ D% s' w+ }7 A4 f- K5 d' K这个做了包地和外壳接地处理，教科书的情况
- Z. e3 h. I4 q
蹦蹦:
那我这个先过电容，然后晶振需要倾斜吗
7 @: F: [# I. T* x
Rogers:
5 }- O0 e! D# l( T' W你这么走问题也不大，但是最好是先过电容再到晶体@蹦蹦

Rogers:
5 Z0 K% ?3 B! ^0 ~  k2 ~1 I这里不是滤波，属于振荡器的匹配电容

Rogers:
8 b+ E7 n  t5 G晶体下方铜挖空，然后做个孤岛会比较好
8 d$ U; ?& F+ ]& R' K% F
6 I4 \$ g$ i6 m7 C$ [* K- U蹦蹦:
晶振32M

9 ^! E2 F3 Y: t+ q2 q8 J蹦蹦:
4 B! y. J" ^9 p& p$ T3 w1 R
+ C6 X( z( ^8 ?/ R( Y' W  b% r
蹦蹦:
4层板

. t! o" p4 t' T, y  WRogers:

* e" `! @; F2 R% h
Rogers:
一般是这么玩

Rogers:
# B; c3 z! `% N8 J; @! r如果有高温要求，再让厂家给你调一下负阻抗匹配，就ok了

蹦蹦:
0 O4 M- B/ |  Q: S; Q( l- H晶振下放所有层都不覆铜吗

Lucifer:
3 j4 J, m: k5 ]6 [' ~9 c看下你的走线。。。为什么歪歪扭扭的。。。

* s0 \! u1 E' K' t/ i+ ]Lucifer:
: r7 p( p) d$ U6 W( m  Q0 O; d蹦，晶振下面不要走线

蹦蹦:
& p" T$ v# H  D我说覆铜
* T7 g+ J7 M9 c$ P
蹦蹦:
4 {3 i+ `) p* g; l' C+ A  d我这板子四层都会覆铜
& z6 l2 Q0 z$ E* J: K5 ]  T* p4 E
蹦蹦:
! d9 C9 H! G- O/ U& P$ \  ]我看有的说法是走线不要从晶振内部过
" Z  v6 `5 K! T0 ^
9 H" b# Y+ o3 b" Q' z蹦蹦:

7 s$ |* U# v) c' K
Rogers:
( c+ U# G* \0 S' w  \. }问题不大

1 G& [- c6 W5 ^) bRogers:
走的是它本身的时钟引线
$ }# D8 Q2 U$ \
/ y' i6 w0 T5 x: T蹦蹦:
需要等长不

8 O; t* w  r, t1 j+ ?1 R9 BRogers:
挖第一层就行，目的是为了匹配电容的准确度

Rogers:
$ [/ _* C' o4 i+ k6 K等长差分都不需要，当然你别拉太长就好

$ R; v; d8 M0 @9 n; l% A9 kRogers:
有高温要求需要做负阻抗匹配，这个很重要

蹦蹦:
包地是要的吧
; H( k" [$ f. @8 x5 ]7 r
Rogers:
包，但是我们的一般做法是直接过孔到内层地，不连接表层的覆铜

( |. P  g2 Q$ {% KRogers:
这样可以减少时钟的干扰对表层器件和走线的耦合

7 q; V3 Y. v8 u蹦蹦:
可以

* f0 w! ^& q$ _$ q

markamp

不管是挖空地平面，还是先过电容等等，都得弄清楚其中的原理：
1.晶振需要容值准确且Q值高的电容，PCB走线或者pad电容都会增加电容且减小Q值还会增加电容温度系数，所以尽量减小走线电容。
2.晶振需要恒定温度减小温漂，所以晶振必须离发热量高的IC远，很不幸很多时候就是这个IC接晶振，所以走线长度得妥协处理。
3.晶振怕干扰，可能会导致相噪增加，所以得包地处理，走线下面最好有完整地，且要和表面的其它地隔开（如果表面地不干净的话）。而且挖空地层的做法也对抗干扰不利，所以挖多少层地，都得妥协处理。

miller678

之前也这么布线过，晶振频率≤50Mhz，没有问题。查看过老产品其他板子的布局布线，也有 先经过低频率晶振（≤20MHz）在过电容的，连线特别短。在实测的时候也没有发现问题。还是应该详细看看晶振和主控芯片端口的设计要求。

段问锋

可以

wu6886

看看

522

学习学习，学到了

Ryanapp

頻率低，應該是沒有問題才對

rurucc

线要宽   线长要短、。包地，单点接地。

bingshuihuo

线要加宽一般大于>8mil   线要短,j尽可能的靠近芯片、立体包地，周围加地过孔。

Liusy826

要先经过电容，外部电容可以调整晶振的频偏

hyz12888

没有问题，实际验证电容在前还是在后都是没有问题

anguchou

laoqi

要求不高问题不大：常规不同的芯片要求不同，晶振线路不需要走直角和靠近音频等波动大的线路！

jellymaomao

我来贴张高通的晶振要求图片L5层
- }+ l& g/ E! d( Y8 v7 p8 m2 J
L4层
9 U4 ]# v/ s6 c  u' L三层单独跟外界有个隔离，周围打孔

huangxm123

先过电容，再接晶振，晶振包地不和其电容地或其他信号地相连，且晶振下方所有层铺地