FPGA中DDR的使用（二）—— PAL--DDR2---缩放---VGA

mytomorrow

根据上一节描绘出的框架，本节我们来实现PAL信号(720576) 经过 DDR存储 缩放为VGA信号(800600)
9 n% U' i8 |/ P- G# w$ X7 G很多人会问，缩放是不是可以放在DDR缓存前面 答案当然是可以的
　　本节介绍 PAL–DDR2—缩放—VGA
　　下节介绍 PAL–缩放—DDR2—VGA
2 L3 P' V* y5 _- h/ m- r　　由此可以看出以前的PAL–DDR–PAL框架的好处 每个大模块都是利用fifo相连接 这样在插入一个新的模块的时候，只需要改变fifo之间的连接关系即可，但是，在此要特别的说明，再添加某一个模块的时候，最好自身携带一前一后两个fifo 这样程序方便移植
3 x0 E) H; w+ V  W' B, p  d3 N
下面介绍如何将缩放模块插入到写好的框架中
2 e. W9 e: N4 @( \/ k" V; U首先明确　缩放模块插到哪里
本节介绍的是从ddr读取数据之后插入缩放模块 因此 在视频输出处理部分插入
2 q7 ?( h; m' \" e+ Z# ]% X2 _! u! ~
  p5 A: @4 q  d1 b0 ?4 n1 I) z5 W读取DDR2数据 => 64bit fifo缓存 => 16bit fifo缓存=> 缩放 => 显示
+ O7 ?2 l3 d8 |
16bit fifo接口：

, o# c: R5 ^+ d; b' O

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李旭

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