中断应用概述--学习笔记

小样岁月

　　1. 中断类型
% _$ s  L: Y& W8 ~4 S8 h　　在此不严格区分中断和异常，即简单的认为中断与异常一个概念。
* u# i4 B/ N& h, }6 c  t9 L5 C　　M4 内核搭载了异常响应系统，支持众多的系统异常和外部中断。其中，F429芯片，系统异常10个，外部中断91个。除个别异常的优先级固定外，其它均可编程。stm32f4xx.h
  m1 ^: k1 v! S. d
" I4 P6 [2 F& W$ M

1. 　typedef enum IRQn
   / h( {2 f8 n/ N6 L: C0 W
2. 
   ' w- f) }% C$ g3 z/ p7 N5 f
3. 　　{
   
4. 
   # v4 m% [7 Q: U; ]7 ~% O) @
5. 　　/****** Cortex-M4 Processor Exceptions Numbers ****************************************************************/
   ' l- U; x. l/ w8 V! O1 @
6. 
   
7. 　　NonMaskableInt_IRQn = -14, /*!< 2 Non Maskable Interrupt */
   
8. 
     g8 I" D: H- K, l, w7 T  P
9. 　　MemoryManagement_IRQn = -12, /*!< 4 Cortex-M4 Memory Management Interrupt */
   
10. 
    
11. 　　BusFault_IRQn = -11, /*!< 5 Cortex-M4 Bus Fault Interrupt */
    
12. 
    
13. 　　UsageFault_IRQn = -10, /*!< 6 Cortex-M4 Usage Fault Interrupt */
    
14. 
    8 j4 P! }! i  J+ l, P
15. 　　SVCall_IRQn = -5, /*!< 11 Cortex-M4 SV Call Interrupt */
    ( _( S% n3 T7 d" e
16. 
    
17. 　　DebugMonitor_IRQn = -4, /*!< 12 Cortex-M4 Debug Monitor Interrupt */
      m, ~) o4 n3 ]! z$ A: g
18. 
    
19. 　　PendSV_IRQn = -2, /*!< 14 Cortex-M4 Pend SV Interrupt */
    
20. 
    . G2 d- D+ [! b# D/ I% w
21. 　　SysTick_IRQn = -1, /*!< 15 Cortex-M4 System Tick Interrupt */
    
22. 
    
23. 　　/****** STM32 specific Interrupt Numbers **********************************************************************/
    3 X( c. n! ]2 x( Y6 d. t& i/ l
24. 
    
25. 　　WWDG_IRQn = 0, /*!< Window WatchDog Interrupt */
    : y: [- P% I; U- ?9 ]* O- E0 W: n8 }
26. 
    
27. 　　PVD_IRQn = 1, /*!< PVD through EXTI Line detection Interrupt */
    
28. 
    
29. 　　TAMP_STAMP_IRQn = 2, /*!< Tamper and TimeStamp interrupts through the EXTI line */
    5 q( R6 x+ A: p  U7 E/ M- R0 h
30. 
    
31. 　　RTC_WKUP_IRQn = 3, /*!< RTC Wakeup interrupt through the EXTI line */
    
32. 
    2 U  A9 ]/ I" C  K4 I
33. 　　FLASH_IRQn = 4, /*!< FLASH global Interrupt */
    
34. 
    : z8 G2 j8 w  H; E7 O
35. 　　RCC_IRQn = 5, /*!< RCC global Interrupt */
    : d( n* D4 k; v2 Q
36. 
    
37. 　　EXTI0_IRQn = 6, /*!< EXTI Line0 Interrupt */
    ; a- T1 N( c/ k1 a& U: W. K1 m
38. 
    
39. 　　EXTI1_IRQn = 7, /*!< EXTI Line1 Interrupt */
    ( i6 A5 L0 [7 U
40. 
    
41. 　　EXTI2_IRQn = 8, /*!< EXTI Line2 Interrupt */
    
42. 
    
43. 　　EXTI3_IRQn = 9, /*!< EXTI Line3 Interrupt */
    # Q' D! r" Y# t) ~0 {0 w6 ~
44. 
    
45. 　　EXTI4_IRQn = 10, /*!< EXTI Line4 Interrupt */
    
46. 
    4 s& {5 q! Q/ X% K/ H8 N) @7 ?
47. 　　DMA1_Stream0_IRQn = 11, /*!< DMA1 Stream 0 global Interrupt */
    
48. 
    
49. 　　DMA1_Stream1_IRQn = 12, /*!< DMA1 Stream 1 global Interrupt */
    6 l7 `! d8 E  C6 U+ r
50. 
    
51. 　　DMA1_Stream2_IRQn = 13, /*!< DMA1 Stream 2 global Interrupt */
    
52. 
    
53. 　　DMA1_Stream3_IRQn = 14, /*!< DMA1 Stream 3 global Interrupt */
    
54. 
      I3 X0 u* ~7 y& x3 o) C
55. 　　DMA1_Stream4_IRQn = 15, /*!< DMA1 Stream 4 global Interrupt */
    
56. 
    & I) z% @' F+ v5 I, z) q; b1 a- y" r
57. 　　DMA1_Stream5_IRQn = 16, /*!< DMA1 Stream 5 global Interrupt */
    
58. 
    
59. 　　DMA1_Stream6_IRQn = 17, /*!< DMA1 Stream 6 global Interrupt */
    ; T7 P+ G4 A& k: d
60. 
    3 E3 c$ g6 q* N
61. 　　ADC_IRQn = 18, /*!< ADC1, ADC2 and ADC3 global Interrupts */
    
62. 
    + ^( m; J* ~  l
63. 　　#if defined(STM32F429_439xx)
    
64. 
    
65. 　　CAN1_TX_IRQn = 19, /*!< CAN1 TX Interrupt */
    
66. 
    + `2 i: i0 V6 D  w; v: l: f
67. 　　CAN1_RX0_IRQn = 20, /*!< CAN1 RX0 Interrupt */
    # N( {! B( @8 H1 O) F
68. 
    
69. 　　CAN1_RX1_IRQn = 21, /*!< CAN1 RX1 Interrupt */
    + H4 [' }1 {' v4 |
70. 
    
71. 　　CAN1_SCE_IRQn = 22, /*!< CAN1 SCE Interrupt */
    
72. 
    , I, q; Z" E, D  m
73. 　　EXTI9_5_IRQn = 23, /*!< External Line[9:5] Interrupts */
    
74. 
    
75. 　　TIM1_BRK_TIM9_IRQn = 24, /*!< TIM1 Break interrupt and TIM9 global interrupt */
    
76. 
    
77. 　　TIM1_UP_TIM10_IRQn = 25, /*!< TIM1 Update Interrupt and TIM10 global interrupt */
    1 D8 D! I7 \3 h& A; f1 M8 W
78. 
    
79. 　　TIM1_TRG_COM_TIM11_IRQn = 26, /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
    
80. 
    
81. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt
    " v9 y: ]$ ]4 d& W1 g8 e
82. 
    - K) z! i) m) z- r3 c; e5 _
83. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt */
    0 x! L4 s- @6 l: Q
84. 
    ! }% u, T2 P' O1 m8 H
85. 　　TIM2_IRQn = 28, /*!< TIM2 global Interrupt */
    
86. 
    
87. 　　TIM3_IRQn = 29, /*!< TIM3 global Interrupt */
    
88. 
    0 H: t+ t5 c4 ~* }% X
89. 　　TIM4_IRQn = 30, /*!< TIM4 global Interrupt */
    , B8 |) C, Q0 m, {) \
90. 
    - ~, [' |6 q  x
91. 　　I2C1_EV_IRQn = 31, /*!< I2C1 Event Interrupt */
    8 Z- O  D' q8 e/ K$ r, X& s1 E, U
92. 
    
93. 　　I2C1_ER_IRQn = 32, /*!< I2C1 Error Interrupt */
    # w( t, h3 `& X, d; \9 C3 ~: Y
94. 
    
95. 　　I2C2_EV_IRQn = 33, /*!< I2C2 Event Interrupt */
    % t5 F* Y+ `1 @5 W( A) n2 V4 k5 S
96. 
    
97. 　　I2C2_ER_IRQn = 34, /*!< I2C2 Error Interrupt */
    
98. 
    
99. 　　SPI1_IRQn = 35, /*!< SPI1 global Interrupt */
    * T, T6 L% l  p5 ]7 I
100. 
     
101. 　　SPI2_IRQn = 36, /*!< SPI2 global Interrupt */
     * ]0 d+ t6 L6 c& I  M- o
102. 
     : m4 ~/ j9 U; ]  A( ], s) K
103. 　　USART1_IRQn = 37, /*!< USART1 global Interrupt */
     , N/ U- Y5 D8 M6 n' Q
104. 
     & P2 I# S+ @1 f1 F" |8 P7 L
105. 　　USART2_IRQn = 38, /*!< USART2 global Interrupt */
     
106. 
     8 j4 b* e# w1 F9 ?# K: {2 E
107. 　　USART3_IRQn = 39, /*!< USART3 global Interrupt */
     . W4 r: K5 a1 ~% N4 m
108. 
     
109. 　　EXTI15_10_IRQn = 40, /*!< External Line[15:10] Interrupts */
     2 H2 Z4 Q8 Z. r  s
110. 
     0 d! i+ w. d0 X: x- o: j( D
111. 　　RTC_AlARM_IRQn = 41, /*!< RTC Alarm (A and B) through EXTI Line Interrupt */
     
112. 
     7 o6 ]; n1 F  T, S" M  F2 `
113. 　　OTG_FS_WKUP_IRQn = 42, /*!< USB OTG FS Wakeup through EXTI line interrupt */
     
114. 
     ' D0 x1 u$ W6 t5 j* p* \! _/ Y% |* x
115. 　　TIM8_BRK_TIM12_IRQn = 43, /*!< TIM8 Break Interrupt and TIM12 global interrupt */
     
116. 
     
117. 　　TIM8_UP_TIM13_IRQn = 44, /*!< TIM8 Update Interrupt and TIM13 global interrupt */
     # Z7 E7 p' C; V
118. 
     7 E9 r& a4 J8 U! c
119. 　　TIM8_TRG_COM_TIM14_IRQn = 45, /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
     
120. 
     $ B& Z' G# r% M. H
121. 　　TIM8_CC_IRQn = 46, /*!< TIM8 Capture Compare Interrupt */
     & U8 i9 ^; O8 U9 Y; p6 H. Z
122. 
     7 A8 c$ J/ h. e" P9 g
123. 　　DMA1_Stream7_IRQn = 47, /*!< DMA1 Stream7 Interrupt */
     
124. 
     
125. 　　FMC_IRQn = 48, /*!< FMC global Interrupt */
     8 v+ g" f& O6 M9 @# a
126. 
     
127. 　　SDIO_IRQn = 49, /*!< SDIO global Interrupt */
     
128. 
     ) t$ k0 `- ?* ]' @& C4 M
129. 　　TIM5_IRQn = 50, /*!< TIM5 global Interrupt */
     ) X2 a  X( h$ @+ D: N: C
130. 
     & \) Y0 z( x" o9 W" Q
131. 　　SPI3_IRQn = 51, /*!< SPI3 global Interrupt */
     
132. 
     
133. 　　UART4_IRQn = 52, /*!< UART4 global Interrupt */
     
134. 
     
135. 　　UART5_IRQn = 53, /*!< UART5 global Interrupt */
     
136. 
     + a8 O8 q6 ]$ Y$ `4 H; D
137. 　　TIM6_DAC_IRQn = 54, /*!< TIM6 global and DAC1&2 underrun error interrupts */
     
138. 
     1 c+ l  M! \% a5 [
139. 　　TIM7_IRQn = 55, /*!< TIM7 global interrupt */
     , H# k1 A6 k; D# W$ o" B
140. 
     , ^7 R$ J. M6 T7 u9 H- F5 h" J  O
141. 　　DMA2_Stream0_IRQn = 56, /*!< DMA2 Stream 0 global Interrupt */
     5 A; E+ R8 S& n
142. 
     
143. 　　DMA2_Stream1_IRQn = 57, /*!< DMA2 Stream 1 global Interrupt */
     
144. 
     
145. 　　DMA2_Stream2_IRQn = 58, /*!< DMA2 Stream 2 global Interrupt */
     8 c. g" k6 i$ k3 @+ a1 m
146. 
     & s6 m# R  Q! F/ b! f2 Y
147. 　　DMA2_Stream3_IRQn = 59, /*!< DMA2 Stream 3 global Interrupt */
     
148. 
     
149. 　　DMA2_Stream4_IRQn = 60, /*!< DMA2 Stream 4 global Interrupt */
     
150. 
     
151. 　　ETH_IRQn = 61, /*!< Ethernet global Interrupt */
       ]7 N8 K0 f* D# t) ]0 D
152. 
     
153. 　　ETH_WKUP_IRQn = 62, /*!< Ethernet Wakeup through EXTI line Interrupt */
     5 @2 i: E0 R8 b0 }5 d$ {3 N% `
154. 
     2 o' I; L$ S8 e: K2 Y. _/ X, h" v: ]
155. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt
     
156. 
     
157. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt */
     * F: G. n' |+ N3 F  i
158. 
     
159. 　　CAN2_RX0_IRQn = 64, /*!< CAN2 RX0 Interrupt */
     
160. 
     3 v* R# Q- z7 b# d
161. 　　CAN2_RX1_IRQn = 65, /*!< CAN2 RX1 Interrupt */
     1 x: B; ?/ h2 I: F
162. 
     
163. 　　CAN2_SCE_IRQn = 66, /*!< CAN2 SCE Interrupt */
     
164. 
     8 u4 j' z6 }6 I; T+ j* ?) J9 g4 r( j
165. 　　OTG_FS_IRQn = 67, /*!< USB OTG FS global Interrupt */
     , O4 }* d3 A9 M$ ]3 e( A+ s: @
166. 
     2 c+ M. V* r3 I0 P# ^) t7 A
167. 　　DMA2_Stream5_IRQn = 68, /*!< DMA2 Stream 5 global interrupt */
     8 q- T5 d6 d2 I  q" W
168. 
     5 I  j' T, k) k% G1 G7 B! R& U* j
169. 　　DMA2_Stream6_IRQn = 69, /*!< DMA2 Stream 6 global interrupt */
     2 Z2 D/ J4 u$ C0 u; X6 c# P
170. 
     
171. 　　DMA2_Stream7_IRQn = 70, /*!< DMA2 Stream 7 global interrupt */
     
172. 
     
173. 　　USART6_IRQn = 71, /*!< USART6 global interrupt */
     0 i+ V9 I$ _. G# b3 [
174. 
     
175. 　　I2C3_EV_IRQn = 72, /*!< I2C3 event interrupt */
     ) U* n; G0 l6 x9 w. w
176. 
     % V! C# q1 B9 t/ l
177. 　　I2C3_ER_IRQn = 73, /*!< I2C3 error interrupt */
     . k# t  r' f  w$ |5 D
178. 
     
179. 　　OTG_HS_EP1_OUT_IRQn = 74, /*!< USB OTG HS End Point 1 Out global interrupt */
     
180. 
     8 s, z' z" M' E4 y: B  u
181. 　　OTG_HS_EP1_IN_IRQn = 75, /*!< USB OTG HS End Point 1 In global interrupt */
     % M' b  L, I% \8 k- `) H
182. 
     8 d  x( }* c; m$ H7 X" a3 V0 G
183. 　　OTG_HS_WKUP_IRQn = 76, /*!< USB OTG HS Wakeup through EXTI interrupt */
     3 }7 X) S' y- H: l( P: C: D
184. 
     
185. 　　OTG_HS_IRQn = 77, /*!< USB OTG HS global interrupt */
     3 i) @) R; ]" F% e/ z# O! Q% ]& a& J
186. 
     
187. 　　DCMI_IRQn = 78, /*!< DCMI global interrupt */
     
188. 
     
189. 　　CRYP_IRQn = 79, /*!< CRYP crypto global interrupt */
     % ]% p3 R# w# A" t% \0 k  p# }/ g
190. 
     8 E; X: J: z8 @
191. 　　HASH_RNG_IRQn = 80, /*!< Hash and Rng global interrupt */
     
192. 
     / X6 d1 g* P, h7 Q. b
193. 　　FPU_IRQn = 81, /*!< FPU global interrupt */
     
194. 
     1 M0 f# W4 Y! K! D! B( i
195. 　　UART7_IRQn = 82, /*!< UART7 global interrupt */
     
196. 
     5 _1 g# J* K2 C8 H4 O3 q# @
197. 　　UART8_IRQn = 83, /*!< UART8 global interrupt */
     * t$ I" o8 N+ H6 F
198. 
     
199. 　　SPI4_IRQn = 84, /*!< SPI4 global Interrupt */
     ) [/ {3 |9 X1 B. R" D
200. 
     
201. 　　SPI5_IRQn = 85, /*!< SPI5 global Interrupt */
     ' J/ S! h, K4 b
202. 
     
203. 　　SPI6_IRQn = 86, /*!< SPI6 global Interrupt */
     
204. 
     
205. 　　SAI1_IRQn = 87, /*!< SAI1 global Interrupt */
     2 L; \3 t  X5 y
206. 
     
207. 　　LTDC_IRQn = 88, /*!< LTDC global Interrupt */
     , p  R# O: r. V
208. 
     . Y% h" \) Z: ?8 R2 E& G/ t( n
209. 　　LTDC_ER_IRQn = 89, /*!< LTDC Error global Interrupt */
     
210. 
     ( s" [3 S$ w, A4 [! Z1 u& r5 Z1 o
211. 　　DMA2D_IRQn = 90 /*!< DMA2D global Interrupt */
     
212. 
     
213. 　　#endif /* STM32F429_439xx */
     
214. 
     
215. 　　} IRQn_Type;

复制代码

　　2. NVIC 概述
　　NVIC是嵌套向量中断控制器，控制着整个芯片中断相关的功能，它跟内核紧密耦合，是内核里面的一个外设。但是各个芯片厂商在设计芯片的时候会对Cortex-M4内核里面的NVIC进行裁剪，把不需要的部分去掉，所以说STM32的NVIC是Cortex-M4的NVIC的一个子集。
　　NVIC结构体定义，来自固件库头文： core_cm4.
　　在配置中断的时候我们一般只用ISER、ICER和IP这三个寄存器，ISER用来使能中断，ICER用来失能中断，IP用来设置中断优先级。
" ^+ S- e  j1 D5 _" @7 R
$ g2 H1 X5 O& ^$ B/ c

1. 　/** brief Structure type to access the Nested Vectored Interrupt Controller (NVIC).
   8 [+ H0 \8 Y& o% a9 t. o& ^2 t4 S/ w
2. 
   
3. 　　*/
     l- k* b. y9 N
4. 
   
5. 　　typedef struct
   
6. 
   
7. 　　{
   9 v* N, h# F. c; ^2 m
8. 
   
9. 　　__IO uint32_t ISER[8]; /*!< Offset: 0x000 (R/W) Interrupt Set Enable Register */
   " {7 s+ O! v: w: Q4 c# X
10. 
    
11. 　　uint32_t RESERVED0[24];
    
12. 
    ) x" \$ x6 W% ~
13. 　　__IO uint32_t ICER[8]; /*!< Offset: 0x080 (R/W) Interrupt Clear Enable Register */
    
14. 
    
15. 　　uint32_t RSERVED1[24];
    * b+ w, Z: C1 \/ ^: n
16. 
    
17. 　　__IO uint32_t ISPR[8]; /*!< Offset: 0x100 (R/W) Interrupt Set Pending Register */
    
18. 
    
19. 　　uint32_t RESERVED2[24];
    
20. 
    
21. 　　__IO uint32_t ICPR[8]; /*!< Offset: 0x180 (R/W) Interrupt Clear Pending Register */
    / R, R6 X& n7 G0 z- {) b) ^$ q
22. 
    : G, c1 @; E4 R0 b9 W) ^
23. 　　uint32_t RESERVED3[24];
    
24. 
    
25. 　　__IO uint32_t IABR[8]; /*!< Offset: 0x200 (R/W) Interrupt Active bit Register */
    
26. 
    $ b2 Y9 l" X1 g) u( w! I$ h8 U' b7 t
27. 　　uint32_t RESERVED4[56];
      {2 x5 \) e# o. i
28. 
    
29. 　　__IO uint8_t IP[240]; /*!< Offset: 0x300 (R/W) Interrupt Priority Register (8Bit wide) */
    
30. 
    - b0 ?% X1 Y5 }/ M% K/ Q) o
31. 　　uint32_t RESERVED5[644];
    0 s# L9 I, ^) B" x9 K; r
32. 
    % n* E7 [* v! k' @
33. 　　__O uint32_t STIR; /*!< Offset: 0xE00 ( /W) Software Trigger Interrupt Register */
    6 x- B( g! p8 N+ y$ u
34. 
    * u* j" V2 x( p* e8 I. U/ m, w- }" ?  Z
35. 　　} NVIC_Type;

复制代码

　　注：系统异常优先级配置拥有独立于外设优先级配置的寄存器
1 G* Q/ w7 F3 Y1 ^

　　3. 中断优先级
( A1 R7 x4 I. S, k" J　　在NVIC 有一个专门的寄存器：中断优先级寄存器NVIC_IPRx(在F429中，x=0...90)用来配置外部中断的优先级，IPR宽度为8bit，原则上每个外部中断可配置的优先级为0~255，数值越小，优先级越高。但是绝大多数CM4芯片都会精简设计，以致实际上支持的优先级数减少，在F429中，只使用了高4bit。
　　F429 使用 4bit表达优先级 表达优先级
+ C) I) h: \9 O6 `* ]

　　用于表达优先级的这4bit，又被分组成抢占优先级和子优先级。如果有多个中断同时响应，抢占优先级高的就会 抢占 抢占优先级低的优先得到执行，如果抢占优先级相同，就比较子优先级。如果抢占优先级和子优先级都相同的话，就比较他们的硬件中断编号，编号越小，优先级越高。
　　4. 优先级分组
　　优先级的分组由内核外设SCB的应用程序中断及复位控制寄存器AIRCR的PRIGROUP[10:8]位决定，F429分为了5组，具体如下：主优先级=抢占优先级。

* f+ I0 c4 F* _' T
　　设置优先级分组可调用库函数NVIC_PriorityGroupConfig()实现，有关NVIC中断相关的库函数都在库文件misc.c和misc.h中。
  G8 n' V, H" J　　优先级分组真值表
4 U1 s2 d4 K( O9 t
5 T5 q; r$ X3 S" S9 O
　　5. 编程要点
1 V* K8 e2 x  t6 h+ J5 h' Y　　使能外设某个中断，这个具体由每个外设的相关中断使能位控制
　　初始化NVIC_InitTypeDef结构体，配置中断优先级分组，设置抢占优先级和子优先级，使能中断请求
4 I- a+ m: f- J% ]5 _　　编写中断服务函数，短小精悍。
　
) Q. W/ }/ _* a1 n　　

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谢谢楼主，很详细