中断应用概述--学习笔记

小样岁月

　　1. 中断类型
　　在此不严格区分中断和异常，即简单的认为中断与异常一个概念。
　　M4 内核搭载了异常响应系统，支持众多的系统异常和外部中断。其中，F429芯片，系统异常10个，外部中断91个。除个别异常的优先级固定外，其它均可编程。stm32f4xx.h

7 S# F" {2 l' r, Q/ s

1. 　typedef enum IRQn
   
2. 
   ' Z- o: n; k* K( T2 B$ f- g1 O
3. 　　{
   
4. 
   
5. 　　/****** Cortex-M4 Processor Exceptions Numbers ****************************************************************/
   
6. 
   
7. 　　NonMaskableInt_IRQn = -14, /*!< 2 Non Maskable Interrupt */
   
8. 
   3 R! {/ [, N4 U, _9 ^
9. 　　MemoryManagement_IRQn = -12, /*!< 4 Cortex-M4 Memory Management Interrupt */
   # j0 n' `5 s$ N8 b/ |1 U% S4 [
10. 
    
11. 　　BusFault_IRQn = -11, /*!< 5 Cortex-M4 Bus Fault Interrupt */
    
12. 
    & H! @6 `/ J4 z/ n0 g. [
13. 　　UsageFault_IRQn = -10, /*!< 6 Cortex-M4 Usage Fault Interrupt */
    9 b' t" e# j% g8 X
14. 
    
15. 　　SVCall_IRQn = -5, /*!< 11 Cortex-M4 SV Call Interrupt */
    
16. 
      n5 c' C) l) z4 e: }
17. 　　DebugMonitor_IRQn = -4, /*!< 12 Cortex-M4 Debug Monitor Interrupt */
    9 t' P; d9 t% f8 I- a" j" o  a
18. 
    
19. 　　PendSV_IRQn = -2, /*!< 14 Cortex-M4 Pend SV Interrupt */
    ' ?7 `6 [, j6 q  v; A. Z$ F* E8 ?
20. 
    4 T/ V! S: T4 ~# s& g, ~
21. 　　SysTick_IRQn = -1, /*!< 15 Cortex-M4 System Tick Interrupt */
    
22. 
    
23. 　　/****** STM32 specific Interrupt Numbers **********************************************************************/
    : G8 R, f: d# O& i0 j$ f
24. 
    
25. 　　WWDG_IRQn = 0, /*!< Window WatchDog Interrupt */
    
26. 
    2 x% z, h: o- Y, E7 w9 n  g3 s
27. 　　PVD_IRQn = 1, /*!< PVD through EXTI Line detection Interrupt */
    
28. 
    
29. 　　TAMP_STAMP_IRQn = 2, /*!< Tamper and TimeStamp interrupts through the EXTI line */
    
30. 
    
31. 　　RTC_WKUP_IRQn = 3, /*!< RTC Wakeup interrupt through the EXTI line */
    " f$ v8 A! q5 W7 c, S, d/ f$ a
32. 
    . N' m& z6 I8 a- e
33. 　　FLASH_IRQn = 4, /*!< FLASH global Interrupt */
    
34. 
    1 _6 x1 `1 Y  d1 V- o7 }& v* [
35. 　　RCC_IRQn = 5, /*!< RCC global Interrupt */
    
36. 
    
37. 　　EXTI0_IRQn = 6, /*!< EXTI Line0 Interrupt */
    
38. 
    
39. 　　EXTI1_IRQn = 7, /*!< EXTI Line1 Interrupt */
    
40. 
    
41. 　　EXTI2_IRQn = 8, /*!< EXTI Line2 Interrupt */
    
42. 
    / X# R% ~3 T9 ?1 f
43. 　　EXTI3_IRQn = 9, /*!< EXTI Line3 Interrupt */
    3 u, D: A5 V, u0 H' _& Z0 Y5 l) @$ `
44. 
    
45. 　　EXTI4_IRQn = 10, /*!< EXTI Line4 Interrupt */
    + Q$ C3 S- R' p
46. 
    
47. 　　DMA1_Stream0_IRQn = 11, /*!< DMA1 Stream 0 global Interrupt */
    9 E4 r  l9 V6 x- J0 M! L4 J# F& C; C: U
48. 
    / G; V4 \: V8 q: O& P" u! h, s
49. 　　DMA1_Stream1_IRQn = 12, /*!< DMA1 Stream 1 global Interrupt */
    
50. 
    8 E0 `& U# Q- {2 ~
51. 　　DMA1_Stream2_IRQn = 13, /*!< DMA1 Stream 2 global Interrupt */
    2 ?- ]5 Q& q, _  e) ?
52. 
    
53. 　　DMA1_Stream3_IRQn = 14, /*!< DMA1 Stream 3 global Interrupt */
    4 f2 E# `) g. z. N# g
54. 
    5 Z$ R- |9 m# C% N# k* H% M4 B
55. 　　DMA1_Stream4_IRQn = 15, /*!< DMA1 Stream 4 global Interrupt */
    & {- K1 D9 R  `- N# m; r. H( K
56. 
    $ U! M! U2 Q. Z
57. 　　DMA1_Stream5_IRQn = 16, /*!< DMA1 Stream 5 global Interrupt */
    % _6 v: D* U+ S) @6 P
58. 
    
59. 　　DMA1_Stream6_IRQn = 17, /*!< DMA1 Stream 6 global Interrupt */
    
60. 
    ; q) a1 R; t! D' X; ?
61. 　　ADC_IRQn = 18, /*!< ADC1, ADC2 and ADC3 global Interrupts */
    
62. 
    
63. 　　#if defined(STM32F429_439xx)
    
64. 
    
65. 　　CAN1_TX_IRQn = 19, /*!< CAN1 TX Interrupt */
    1 Q7 X# C' e0 |% H. @- O/ g
66. 
    * n2 V* Q5 H3 f+ X
67. 　　CAN1_RX0_IRQn = 20, /*!< CAN1 RX0 Interrupt */
    + q5 B, _$ D" o7 p* G- i) M
68. 
    2 g9 Z' y! Z$ H3 |2 Y
69. 　　CAN1_RX1_IRQn = 21, /*!< CAN1 RX1 Interrupt */
    1 @! g; S9 |4 M8 ^  B
70. 
    
71. 　　CAN1_SCE_IRQn = 22, /*!< CAN1 SCE Interrupt */
      T( C" I( b; v6 V; n
72. 
    
73. 　　EXTI9_5_IRQn = 23, /*!< External Line[9:5] Interrupts */
    & P! s2 N* I% h  Y3 F* G7 B% N
74. 
    3 C' y- B& F8 `4 J+ B/ g
75. 　　TIM1_BRK_TIM9_IRQn = 24, /*!< TIM1 Break interrupt and TIM9 global interrupt */
    " G! o  \2 M# t* A1 ]6 M
76. 
    
77. 　　TIM1_UP_TIM10_IRQn = 25, /*!< TIM1 Update Interrupt and TIM10 global interrupt */
    
78. 
    
79. 　　TIM1_TRG_COM_TIM11_IRQn = 26, /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
    ; q- @5 j& f9 }, d& Z+ `3 l2 [- Q* ?9 b
80. 
    
81. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt
    
82. 
    
83. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt */
    
84. 
    
85. 　　TIM2_IRQn = 28, /*!< TIM2 global Interrupt */
    7 R$ `3 B$ r5 f" V& g7 M6 V6 u
86. 
    
87. 　　TIM3_IRQn = 29, /*!< TIM3 global Interrupt */
    : ~# P3 f3 w6 ^( S, C
88. 
    4 _. V2 u' A& q" G4 G& i
89. 　　TIM4_IRQn = 30, /*!< TIM4 global Interrupt */
    & D8 q( \# J# @# H( @1 o
90. 
    ) Q: M2 H# v3 }
91. 　　I2C1_EV_IRQn = 31, /*!< I2C1 Event Interrupt */
    
92. 
    * O, K& y+ e" s7 i: Z
93. 　　I2C1_ER_IRQn = 32, /*!< I2C1 Error Interrupt */
    
94. 
    8 d2 \  T1 F8 g4 L6 d
95. 　　I2C2_EV_IRQn = 33, /*!< I2C2 Event Interrupt */
    
96. 
    ' Z/ g: L  G) Z1 a# M0 ]; o" \7 n6 I
97. 　　I2C2_ER_IRQn = 34, /*!< I2C2 Error Interrupt */
    
98. 
    
99. 　　SPI1_IRQn = 35, /*!< SPI1 global Interrupt */
    
100. 
     
101. 　　SPI2_IRQn = 36, /*!< SPI2 global Interrupt */
     
102. 
     , M! ~0 V5 W# u: H5 i
103. 　　USART1_IRQn = 37, /*!< USART1 global Interrupt */
     0 ~/ C7 U# l  a
104. 
     
105. 　　USART2_IRQn = 38, /*!< USART2 global Interrupt */
     * u# Z7 J/ V& ?6 Y
106. 
     5 u7 g! m+ N5 ?/ g% W
107. 　　USART3_IRQn = 39, /*!< USART3 global Interrupt */
     
108. 
     
109. 　　EXTI15_10_IRQn = 40, /*!< External Line[15:10] Interrupts */
     
110. 
     2 F3 T! Z2 j8 |: S" a8 s
111. 　　RTC_AlARM_IRQn = 41, /*!< RTC Alarm (A and B) through EXTI Line Interrupt */
     ; G" `" q: h: E7 H
112. 
     
113. 　　OTG_FS_WKUP_IRQn = 42, /*!< USB OTG FS Wakeup through EXTI line interrupt */
     
114. 
     
115. 　　TIM8_BRK_TIM12_IRQn = 43, /*!< TIM8 Break Interrupt and TIM12 global interrupt */
     - Q" ~: G+ H! c( R, u
116. 
       ~! n5 V3 l6 A3 s6 V& }; |
117. 　　TIM8_UP_TIM13_IRQn = 44, /*!< TIM8 Update Interrupt and TIM13 global interrupt */
     . `' q% C2 c% U" b- T
118. 
     5 n* h6 H8 Z9 v! \! ~4 i. J+ }
119. 　　TIM8_TRG_COM_TIM14_IRQn = 45, /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
     
120. 
     
121. 　　TIM8_CC_IRQn = 46, /*!< TIM8 Capture Compare Interrupt */
     
122. 
     
123. 　　DMA1_Stream7_IRQn = 47, /*!< DMA1 Stream7 Interrupt */
     . i7 O3 B3 N- C5 \$ V2 c! E
124. 
     ( v" W1 H$ ~' ^. f: S8 V
125. 　　FMC_IRQn = 48, /*!< FMC global Interrupt */
     
126. 
     
127. 　　SDIO_IRQn = 49, /*!< SDIO global Interrupt */
     / k% x) e' Q8 s% X
128. 
     0 u% B2 {; \0 P3 U; W2 E/ U
129. 　　TIM5_IRQn = 50, /*!< TIM5 global Interrupt */
     
130. 
     
131. 　　SPI3_IRQn = 51, /*!< SPI3 global Interrupt */
     
132. 
     
133. 　　UART4_IRQn = 52, /*!< UART4 global Interrupt */
     
134. 
     # I) @  F* @; T3 ~( V' t, B- O
135. 　　UART5_IRQn = 53, /*!< UART5 global Interrupt */
     
136. 
     - ?3 q9 v( h" `6 j8 r6 G1 l
137. 　　TIM6_DAC_IRQn = 54, /*!< TIM6 global and DAC1&2 underrun error interrupts */
     
138. 
     + S2 ]7 l+ i5 N/ K+ b  ]- H$ B7 V8 R
139. 　　TIM7_IRQn = 55, /*!< TIM7 global interrupt */
     
140. 
     
141. 　　DMA2_Stream0_IRQn = 56, /*!< DMA2 Stream 0 global Interrupt */
     ( Z" F! _, c. i; L, ?
142. 
     ' e1 S1 T: d  g. A6 X6 z: Q
143. 　　DMA2_Stream1_IRQn = 57, /*!< DMA2 Stream 1 global Interrupt */
     6 D" f0 q6 a+ \5 S, J2 }
144. 
     
145. 　　DMA2_Stream2_IRQn = 58, /*!< DMA2 Stream 2 global Interrupt */
     ' n, l4 G7 D0 V
146. 
     
147. 　　DMA2_Stream3_IRQn = 59, /*!< DMA2 Stream 3 global Interrupt */
     
148. 
     8 h" ^* P& a2 v6 u' ^1 G$ d
149. 　　DMA2_Stream4_IRQn = 60, /*!< DMA2 Stream 4 global Interrupt */
     
150. 
     
151. 　　ETH_IRQn = 61, /*!< Ethernet global Interrupt */
     
152. 
     
153. 　　ETH_WKUP_IRQn = 62, /*!< Ethernet Wakeup through EXTI line Interrupt */
     
154. 
     
155. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt
     
156. 
     
157. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt */
     7 B7 L1 C# O" I! [
158. 
     
159. 　　CAN2_RX0_IRQn = 64, /*!< CAN2 RX0 Interrupt */
     ( P3 W1 }, H8 j% B, H& t
160. 
     
161. 　　CAN2_RX1_IRQn = 65, /*!< CAN2 RX1 Interrupt */
     3 ^3 m; o* p7 y4 [
162. 
     4 C1 ?7 I( [, {' N0 K7 I
163. 　　CAN2_SCE_IRQn = 66, /*!< CAN2 SCE Interrupt */
     4 {9 U, k1 q" W$ ]" ~
164. 
     # H3 B0 {7 t$ G: D# a; a1 Z2 _/ S
165. 　　OTG_FS_IRQn = 67, /*!< USB OTG FS global Interrupt */
     0 _5 b0 G/ q" Y/ f% E8 {8 G
166. 
     
167. 　　DMA2_Stream5_IRQn = 68, /*!< DMA2 Stream 5 global interrupt */
     . D. t( M; }. Y# S9 @
168. 
     
169. 　　DMA2_Stream6_IRQn = 69, /*!< DMA2 Stream 6 global interrupt */
     
170. 
     & m' E/ ~) @% p
171. 　　DMA2_Stream7_IRQn = 70, /*!< DMA2 Stream 7 global interrupt */
     
172. 
     9 P' e% z8 r% @- Q; q
173. 　　USART6_IRQn = 71, /*!< USART6 global interrupt */
     , Y: l) k0 e0 [* o; a
174. 
     
175. 　　I2C3_EV_IRQn = 72, /*!< I2C3 event interrupt */
     + P2 u7 L* g& f$ R  h! V
176. 
     
177. 　　I2C3_ER_IRQn = 73, /*!< I2C3 error interrupt */
     
178. 
     
179. 　　OTG_HS_EP1_OUT_IRQn = 74, /*!< USB OTG HS End Point 1 Out global interrupt */
     2 L& h( u3 X* T: L( w; I) s
180. 
     
181. 　　OTG_HS_EP1_IN_IRQn = 75, /*!< USB OTG HS End Point 1 In global interrupt */
     ) f6 V" {+ q" ?  _1 Q1 n8 J( G
182. 
     
183. 　　OTG_HS_WKUP_IRQn = 76, /*!< USB OTG HS Wakeup through EXTI interrupt */
     
184. 
     
185. 　　OTG_HS_IRQn = 77, /*!< USB OTG HS global interrupt */
     ' E' [8 d% D1 |: C
186. 
     3 d/ V, `7 B4 }1 j* a* p0 Q
187. 　　DCMI_IRQn = 78, /*!< DCMI global interrupt */
     $ P( @$ M% O" c, t# M* q+ N; Q. _
188. 
     , d$ n( p# W# j" B0 r4 C" N
189. 　　CRYP_IRQn = 79, /*!< CRYP crypto global interrupt */
     
190. 
     
191. 　　HASH_RNG_IRQn = 80, /*!< Hash and Rng global interrupt */
     ' L2 g: ^% w+ n! {  ]/ T
192. 
     
193. 　　FPU_IRQn = 81, /*!< FPU global interrupt */
     ( ]- A% Y# O' F' J& ?& e* ^5 G
194. 
     
195. 　　UART7_IRQn = 82, /*!< UART7 global interrupt */
     
196. 
     
197. 　　UART8_IRQn = 83, /*!< UART8 global interrupt */
     ) _) C. }( ?% q7 A# V6 i! ^
198. 
     
199. 　　SPI4_IRQn = 84, /*!< SPI4 global Interrupt */
     
200. 
     
201. 　　SPI5_IRQn = 85, /*!< SPI5 global Interrupt */
     $ o' F4 s" f6 l7 o: p0 k! ~
202. 
     
203. 　　SPI6_IRQn = 86, /*!< SPI6 global Interrupt */
     3 b, s3 ]; O3 H7 k, J  Q
204. 
     
205. 　　SAI1_IRQn = 87, /*!< SAI1 global Interrupt */
     
206. 
     
207. 　　LTDC_IRQn = 88, /*!< LTDC global Interrupt */
     
208. 
     ! u7 k4 \2 {( A2 z# h. D
209. 　　LTDC_ER_IRQn = 89, /*!< LTDC Error global Interrupt */
     
210. 
     
211. 　　DMA2D_IRQn = 90 /*!< DMA2D global Interrupt */
     " z5 f- ^3 [4 B- g) Z4 A
212. 
     
213. 　　#endif /* STM32F429_439xx */
     * ^" a/ q7 p0 D. Q& p! Z
214. 
     $ e2 r% o- [- Q: D: m
215. 　　} IRQn_Type;

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' H& T- S* O! H3 ?) K  |9 K. W, M　　2. NVIC 概述
  \5 a2 z3 u. q& D　　NVIC是嵌套向量中断控制器，控制着整个芯片中断相关的功能，它跟内核紧密耦合，是内核里面的一个外设。但是各个芯片厂商在设计芯片的时候会对Cortex-M4内核里面的NVIC进行裁剪，把不需要的部分去掉，所以说STM32的NVIC是Cortex-M4的NVIC的一个子集。
) I% E; G/ t# x- h. P  P/ U- @　　NVIC结构体定义，来自固件库头文： core_cm4.
( O$ s# Q5 s  R( i- E3 x　　在配置中断的时候我们一般只用ISER、ICER和IP这三个寄存器，ISER用来使能中断，ICER用来失能中断，IP用来设置中断优先级。

1. 　/** brief Structure type to access the Nested Vectored Interrupt Controller (NVIC).
   
2. 
   
3. 　　*/
   
4. 
   ' D; B3 u8 w; M
5. 　　typedef struct
   
6. 
   " O/ ~! h! ?- I0 B% X
7. 　　{
   : Q' ]  y0 N% b6 b" i
8. 
   5 v& s% Q+ R, y4 P8 T" V% T
9. 　　__IO uint32_t ISER[8]; /*!< Offset: 0x000 (R/W) Interrupt Set Enable Register */
   
10. 
    
11. 　　uint32_t RESERVED0[24];
    % s, i8 R1 k! f; m( n' H) H: E
12. 
    ) r8 I' y1 ]' s1 G1 ?5 K8 U$ f2 v4 p
13. 　　__IO uint32_t ICER[8]; /*!< Offset: 0x080 (R/W) Interrupt Clear Enable Register */
    
14. 
    + Z2 d( U  c0 [+ v2 Z) C
15. 　　uint32_t RSERVED1[24];
    + c; P7 R. S1 E3 v
16. 
    . h8 ?# P) f- t
17. 　　__IO uint32_t ISPR[8]; /*!< Offset: 0x100 (R/W) Interrupt Set Pending Register */
    1 `1 v  `4 _5 t2 J
18. 
    7 I: l) V/ W# ~6 }, H1 U1 S
19. 　　uint32_t RESERVED2[24];
    0 l5 e; Z0 }# r& N- F
20. 
    
21. 　　__IO uint32_t ICPR[8]; /*!< Offset: 0x180 (R/W) Interrupt Clear Pending Register */
    
22. 
    # Q. Q* x( D1 }8 R  m( [
23. 　　uint32_t RESERVED3[24];
    7 P6 Q; M" D0 _6 B) {
24. 
    + r+ X( O: j% e' O
25. 　　__IO uint32_t IABR[8]; /*!< Offset: 0x200 (R/W) Interrupt Active bit Register */
    9 o, A" ~: L$ o/ X+ B( {+ w
26. 
    - J6 a) r7 b5 ~7 X- j2 e- Y# V
27. 　　uint32_t RESERVED4[56];
    
28. 
    5 q: H1 _5 J3 r. }2 \0 g
29. 　　__IO uint8_t IP[240]; /*!< Offset: 0x300 (R/W) Interrupt Priority Register (8Bit wide) */
    / l2 Y# D8 R2 [" ]$ h$ c* s
30. 
    
31. 　　uint32_t RESERVED5[644];
    ( l! o5 v1 J- y+ [. h$ b# f& N1 T
32. 
    
33. 　　__O uint32_t STIR; /*!< Offset: 0xE00 ( /W) Software Trigger Interrupt Register */
    # i) z# ^2 z3 k. b( S+ \
34. 
    
35. 　　} NVIC_Type;

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' K, v) @4 T- T, l: j　　注：系统异常优先级配置拥有独立于外设优先级配置的寄存器
) O% l: l& m6 E! n5 m

( J% s3 ~4 n- u# Q" g' R. N　　3. 中断优先级
0 H6 s0 d" {# i; X# |- v0 X6 U, ]　　在NVIC 有一个专门的寄存器：中断优先级寄存器NVIC_IPRx(在F429中，x=0...90)用来配置外部中断的优先级，IPR宽度为8bit，原则上每个外部中断可配置的优先级为0~255，数值越小，优先级越高。但是绝大多数CM4芯片都会精简设计，以致实际上支持的优先级数减少，在F429中，只使用了高4bit。
　　F429 使用 4bit表达优先级 表达优先级
! F3 w; ~% A0 `4 U

! v- d- E8 B2 N　　用于表达优先级的这4bit，又被分组成抢占优先级和子优先级。如果有多个中断同时响应，抢占优先级高的就会 抢占 抢占优先级低的优先得到执行，如果抢占优先级相同，就比较子优先级。如果抢占优先级和子优先级都相同的话，就比较他们的硬件中断编号，编号越小，优先级越高。
　　4. 优先级分组
- l6 p) c+ D& \: A* R; e2 j9 `　　优先级的分组由内核外设SCB的应用程序中断及复位控制寄存器AIRCR的PRIGROUP[10:8]位决定，F429分为了5组，具体如下：主优先级=抢占优先级。
; ?; O; ~! v* q/ j, N
5 h: c# A) P- U- {7 N0 G# R* B+ s) p- x
- V5 I: C  F# A$ O6 O9 w3 u　　设置优先级分组可调用库函数NVIC_PriorityGroupConfig()实现，有关NVIC中断相关的库函数都在库文件misc.c和misc.h中。
: W. a' B$ B! c8 w8 t2 @* R! X　　优先级分组真值表
  _! P1 W1 O  F, S7 A- A( w+ X
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. r6 V- `, g- L0 T) W, V* r- q$ a) ~8 c　　5. 编程要点
　　使能外设某个中断，这个具体由每个外设的相关中断使能位控制
8 V: Z8 Z6 L* h9 o# f( V4 T1 m　　初始化NVIC_InitTypeDef结构体，配置中断优先级分组，设置抢占优先级和子优先级，使能中断请求
) q' `, E0 \, ?$ m9 X  |  q　　编写中断服务函数，短小精悍。
　
0 X. x% v9 _5 f2 Q( f$ q7 r　　

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谢谢楼主，很详细