中断应用概述--学习笔记

小样岁月

　　1. 中断类型
/ ~. J/ \% n' M+ Y0 Z+ {, C　　在此不严格区分中断和异常，即简单的认为中断与异常一个概念。
　　M4 内核搭载了异常响应系统，支持众多的系统异常和外部中断。其中，F429芯片，系统异常10个，外部中断91个。除个别异常的优先级固定外，其它均可编程。stm32f4xx.h
0 i4 o# V0 T# W

1. 　typedef enum IRQn
   
2. 
   
3. 　　{
   8 O) p: O, D- w% u1 V9 h6 L* s
4. 
   
5. 　　/****** Cortex-M4 Processor Exceptions Numbers ****************************************************************/
   
6. 
   + N4 E& F& g+ H: ^6 p
7. 　　NonMaskableInt_IRQn = -14, /*!< 2 Non Maskable Interrupt */
   3 N0 R; P4 n$ r; |0 u& }, n
8. 
   
9. 　　MemoryManagement_IRQn = -12, /*!< 4 Cortex-M4 Memory Management Interrupt */
   - q" U3 S3 `. F9 z1 w
10. 
    
11. 　　BusFault_IRQn = -11, /*!< 5 Cortex-M4 Bus Fault Interrupt */
    , C- U* x! }, {' Q% f
12. 
    
13. 　　UsageFault_IRQn = -10, /*!< 6 Cortex-M4 Usage Fault Interrupt */
    # c3 @1 P8 ^0 l+ n
14. 
    $ k4 ]! C) R+ [; G0 I5 y1 W0 p
15. 　　SVCall_IRQn = -5, /*!< 11 Cortex-M4 SV Call Interrupt */
    
16. 
    
17. 　　DebugMonitor_IRQn = -4, /*!< 12 Cortex-M4 Debug Monitor Interrupt */
    9 X9 N# r0 n( _- U& T0 F
18. 
    3 ?0 Q6 y" F$ U  U4 ~2 Q" s
19. 　　PendSV_IRQn = -2, /*!< 14 Cortex-M4 Pend SV Interrupt */
    . \4 ]' |$ n" {. Z9 y6 P4 }
20. 
    * e1 ]) n$ ?: G5 S
21. 　　SysTick_IRQn = -1, /*!< 15 Cortex-M4 System Tick Interrupt */
    . V9 F8 Y5 u0 E# S# S$ _7 }
22. 
    
23. 　　/****** STM32 specific Interrupt Numbers **********************************************************************/
    # W& c6 D& l2 D: m, Z# P
24. 
    
25. 　　WWDG_IRQn = 0, /*!< Window WatchDog Interrupt */
    2 s% t/ f3 j  x& n' Z6 O* R. k
26. 
    
27. 　　PVD_IRQn = 1, /*!< PVD through EXTI Line detection Interrupt */
    
28. 
    
29. 　　TAMP_STAMP_IRQn = 2, /*!< Tamper and TimeStamp interrupts through the EXTI line */
    # H3 B5 e! h9 a1 z6 |# q% t
30. 
    
31. 　　RTC_WKUP_IRQn = 3, /*!< RTC Wakeup interrupt through the EXTI line */
    
32. 
    
33. 　　FLASH_IRQn = 4, /*!< FLASH global Interrupt */
    
34. 
    
35. 　　RCC_IRQn = 5, /*!< RCC global Interrupt */
    
36. 
    
37. 　　EXTI0_IRQn = 6, /*!< EXTI Line0 Interrupt */
    7 H9 M) @, p( X, \. w! m
38. 
    4 L+ a7 j" I# D  s% g5 t
39. 　　EXTI1_IRQn = 7, /*!< EXTI Line1 Interrupt */
    2 Z1 m1 r0 _) }, W
40. 
    : d( O& y1 Z/ y; _# ?) H
41. 　　EXTI2_IRQn = 8, /*!< EXTI Line2 Interrupt */
    
42. 
    : h5 @3 W* O% L# C; R( S. C. X4 _7 U
43. 　　EXTI3_IRQn = 9, /*!< EXTI Line3 Interrupt */
    / f% L3 B$ H; x3 E9 _+ _; A
44. 
    
45. 　　EXTI4_IRQn = 10, /*!< EXTI Line4 Interrupt */
    % h* D, v" e* w* i/ i5 S
46. 
    
47. 　　DMA1_Stream0_IRQn = 11, /*!< DMA1 Stream 0 global Interrupt */
    + }3 k; }9 T4 j2 {8 K) V( ^
48. 
    7 ^- _/ e$ f2 N5 y
49. 　　DMA1_Stream1_IRQn = 12, /*!< DMA1 Stream 1 global Interrupt */
    6 k1 H1 ^, {- y- ~5 C
50. 
    
51. 　　DMA1_Stream2_IRQn = 13, /*!< DMA1 Stream 2 global Interrupt */
    
52. 
    
53. 　　DMA1_Stream3_IRQn = 14, /*!< DMA1 Stream 3 global Interrupt */
    % `. @/ C( R1 u9 @$ Z& A* J, S) J
54. 
      D3 D" K* }& W' l' ~
55. 　　DMA1_Stream4_IRQn = 15, /*!< DMA1 Stream 4 global Interrupt */
    . V' O) h) U) E) g
56. 
    ! E8 }5 k) B) O& e5 }
57. 　　DMA1_Stream5_IRQn = 16, /*!< DMA1 Stream 5 global Interrupt */
    
58. 
    3 D3 v& c! m( ?/ T; w) _
59. 　　DMA1_Stream6_IRQn = 17, /*!< DMA1 Stream 6 global Interrupt */
    
60. 
    
61. 　　ADC_IRQn = 18, /*!< ADC1, ADC2 and ADC3 global Interrupts */
    ; D8 g0 y" z, v9 c" L) L
62. 
    
63. 　　#if defined(STM32F429_439xx)
    
64. 
    
65. 　　CAN1_TX_IRQn = 19, /*!< CAN1 TX Interrupt */
    . ^, N( k' g7 @2 K/ s
66. 
    7 r8 Q6 e- d( J; F, B5 T
67. 　　CAN1_RX0_IRQn = 20, /*!< CAN1 RX0 Interrupt */
    
68. 
    ; C1 \+ y% Z) u
69. 　　CAN1_RX1_IRQn = 21, /*!< CAN1 RX1 Interrupt */
    
70. 
    ' Z  q( a# i' x
71. 　　CAN1_SCE_IRQn = 22, /*!< CAN1 SCE Interrupt */
    
72. 
    
73. 　　EXTI9_5_IRQn = 23, /*!< External Line[9:5] Interrupts */
    , Z" H% }' m, s9 U0 P! b- K* k
74. 
    4 |$ Q1 u- z7 l: a6 O
75. 　　TIM1_BRK_TIM9_IRQn = 24, /*!< TIM1 Break interrupt and TIM9 global interrupt */
    
76. 
    
77. 　　TIM1_UP_TIM10_IRQn = 25, /*!< TIM1 Update Interrupt and TIM10 global interrupt */
    7 j5 [+ o# d( d. W1 G
78. 
    
79. 　　TIM1_TRG_COM_TIM11_IRQn = 26, /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
    8 f# A. e# E# `
80. 
    
81. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt
    
82. 
    
83. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt */
    2 C+ ^7 @3 q" A: z* d" I8 W
84. 
    
85. 　　TIM2_IRQn = 28, /*!< TIM2 global Interrupt */
    6 `3 T& _5 Z) e/ H
86. 
    6 H! L) W' i$ @+ ?( x5 b/ i
87. 　　TIM3_IRQn = 29, /*!< TIM3 global Interrupt */
    
88. 
    
89. 　　TIM4_IRQn = 30, /*!< TIM4 global Interrupt */
    ) }( x( `; b( V1 \) C
90. 
    
91. 　　I2C1_EV_IRQn = 31, /*!< I2C1 Event Interrupt */
    
92. 
    3 J/ n7 Y" c" ?& d& L
93. 　　I2C1_ER_IRQn = 32, /*!< I2C1 Error Interrupt */
    * b& `' O5 \* J7 q
94. 
    9 P9 v( ~6 \8 P: O5 M$ \0 t
95. 　　I2C2_EV_IRQn = 33, /*!< I2C2 Event Interrupt */
    
96. 
    ! w$ C- \$ s% P+ J" F
97. 　　I2C2_ER_IRQn = 34, /*!< I2C2 Error Interrupt */
    6 n: b" a2 v7 y1 g
98. 
    
99. 　　SPI1_IRQn = 35, /*!< SPI1 global Interrupt */
    
100. 
     ; F8 r  O. F, M9 k/ Y; W; P
101. 　　SPI2_IRQn = 36, /*!< SPI2 global Interrupt */
     
102. 
     
103. 　　USART1_IRQn = 37, /*!< USART1 global Interrupt */
     ( f* O2 }+ m; A: d, J" ^
104. 
     / I: m" a+ r- H1 Q- l5 v$ p" `/ |
105. 　　USART2_IRQn = 38, /*!< USART2 global Interrupt */
     
106. 
     
107. 　　USART3_IRQn = 39, /*!< USART3 global Interrupt */
     1 d( _0 m) [6 ?' s+ x, h
108. 
     3 u1 L; k7 N7 `! ?
109. 　　EXTI15_10_IRQn = 40, /*!< External Line[15:10] Interrupts */
     & [1 W7 d+ ~- q! M; O
110. 
     
111. 　　RTC_AlARM_IRQn = 41, /*!< RTC Alarm (A and B) through EXTI Line Interrupt */
     2 j5 {. k1 W( \7 n) r; q' _
112. 
     6 l  `8 j& o4 H( B
113. 　　OTG_FS_WKUP_IRQn = 42, /*!< USB OTG FS Wakeup through EXTI line interrupt */
     1 [1 \3 V9 l9 w8 L2 W
114. 
     
115. 　　TIM8_BRK_TIM12_IRQn = 43, /*!< TIM8 Break Interrupt and TIM12 global interrupt */
     & a) p1 @( L% P( C2 }
116. 
       p1 c! u0 {- `' q: b  C+ p
117. 　　TIM8_UP_TIM13_IRQn = 44, /*!< TIM8 Update Interrupt and TIM13 global interrupt */
     " I$ l/ O. D3 K& a. L
118. 
     ! o8 r2 T+ g" {' t; q. e
119. 　　TIM8_TRG_COM_TIM14_IRQn = 45, /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
     
120. 
     
121. 　　TIM8_CC_IRQn = 46, /*!< TIM8 Capture Compare Interrupt */
     
122. 
     1 h* C: L+ G. m% Z
123. 　　DMA1_Stream7_IRQn = 47, /*!< DMA1 Stream7 Interrupt */
       P- U: X: r! F7 }% ?# u
124. 
     
125. 　　FMC_IRQn = 48, /*!< FMC global Interrupt */
     
126. 
     # m' {4 ]& N: J6 r
127. 　　SDIO_IRQn = 49, /*!< SDIO global Interrupt */
     
128. 
     ; X' F  P/ w0 |# o8 n
129. 　　TIM5_IRQn = 50, /*!< TIM5 global Interrupt */
     
130. 
     % e( X! q3 w3 O- ?
131. 　　SPI3_IRQn = 51, /*!< SPI3 global Interrupt */
     9 R: t$ o1 D8 M6 Z7 p7 s
132. 
     
133. 　　UART4_IRQn = 52, /*!< UART4 global Interrupt */
     3 I, G6 m! v8 v
134. 
     7 |9 \7 N- O  T6 a, x' d2 |' U
135. 　　UART5_IRQn = 53, /*!< UART5 global Interrupt */
     
136. 
     8 |/ Q, h+ b* i* C
137. 　　TIM6_DAC_IRQn = 54, /*!< TIM6 global and DAC1&2 underrun error interrupts */
     $ k2 o1 E. E+ G# ?( {/ N9 u
138. 
     5 s( K# X' N6 n! ^8 U! e
139. 　　TIM7_IRQn = 55, /*!< TIM7 global interrupt */
     
140. 
     
141. 　　DMA2_Stream0_IRQn = 56, /*!< DMA2 Stream 0 global Interrupt */
     
142. 
     " C* R" Y! k8 R% X- l6 s2 O+ P
143. 　　DMA2_Stream1_IRQn = 57, /*!< DMA2 Stream 1 global Interrupt */
     
144. 
     
145. 　　DMA2_Stream2_IRQn = 58, /*!< DMA2 Stream 2 global Interrupt */
     ' Y1 z/ S: B/ p8 O, h1 @$ i
146. 
     8 }/ R1 E+ W; `
147. 　　DMA2_Stream3_IRQn = 59, /*!< DMA2 Stream 3 global Interrupt */
     
148. 
     * H& N- N9 x' l1 ~3 l/ a
149. 　　DMA2_Stream4_IRQn = 60, /*!< DMA2 Stream 4 global Interrupt */
     9 K# t& ^: t( K& c5 U5 F
150. 
     
151. 　　ETH_IRQn = 61, /*!< Ethernet global Interrupt */
     % |6 r0 I# s) ~3 y0 p
152. 
     ( s6 p) \; P) a  V
153. 　　ETH_WKUP_IRQn = 62, /*!< Ethernet Wakeup through EXTI line Interrupt */
     
154. 
     
155. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt
     
156. 
     
157. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt */
     
158. 
     
159. 　　CAN2_RX0_IRQn = 64, /*!< CAN2 RX0 Interrupt */
     
160. 
     ! N( C: H2 _/ `  I
161. 　　CAN2_RX1_IRQn = 65, /*!< CAN2 RX1 Interrupt */
     
162. 
     
163. 　　CAN2_SCE_IRQn = 66, /*!< CAN2 SCE Interrupt */
     ) g" N: O- k% w6 i& ?
164. 
     
165. 　　OTG_FS_IRQn = 67, /*!< USB OTG FS global Interrupt */
     # _% r: _; ^) f
166. 
     % E* @+ x4 N! ^; x9 j4 h; X
167. 　　DMA2_Stream5_IRQn = 68, /*!< DMA2 Stream 5 global interrupt */
     0 _( A; q0 @$ O" v8 ^. g
168. 
     
169. 　　DMA2_Stream6_IRQn = 69, /*!< DMA2 Stream 6 global interrupt */
     1 x, k. A# A8 d& I4 m: \( Z- U- b+ m
170. 
     ! b0 V8 h7 A; x( O% S* U
171. 　　DMA2_Stream7_IRQn = 70, /*!< DMA2 Stream 7 global interrupt */
     
172. 
     
173. 　　USART6_IRQn = 71, /*!< USART6 global interrupt */
     
174. 
     + T* R4 t3 O9 E: Z7 O' @! S; D
175. 　　I2C3_EV_IRQn = 72, /*!< I2C3 event interrupt */
     2 ^9 K6 L1 T3 ~
176. 
     
177. 　　I2C3_ER_IRQn = 73, /*!< I2C3 error interrupt */
     
178. 
     * O; k' f! I3 a, \8 \
179. 　　OTG_HS_EP1_OUT_IRQn = 74, /*!< USB OTG HS End Point 1 Out global interrupt */
     
180. 
     5 g3 w9 H: c+ E" \4 V, K5 b' ?+ N7 }
181. 　　OTG_HS_EP1_IN_IRQn = 75, /*!< USB OTG HS End Point 1 In global interrupt */
     
182. 
     : @3 P# o- y) }+ S# q9 c
183. 　　OTG_HS_WKUP_IRQn = 76, /*!< USB OTG HS Wakeup through EXTI interrupt */
     0 M; _0 U* Q9 [3 K
184. 
     % U* N# |# \* \7 G
185. 　　OTG_HS_IRQn = 77, /*!< USB OTG HS global interrupt */
     
186. 
     ; G; t5 X8 v$ }! Y$ v
187. 　　DCMI_IRQn = 78, /*!< DCMI global interrupt */
     - d+ ]: z  d) I/ d, K
188. 
     
189. 　　CRYP_IRQn = 79, /*!< CRYP crypto global interrupt */
     
190. 
     
191. 　　HASH_RNG_IRQn = 80, /*!< Hash and Rng global interrupt */
     
192. 
     
193. 　　FPU_IRQn = 81, /*!< FPU global interrupt */
     " N' Q; o0 p9 i; u1 F. M6 f
194. 
     
195. 　　UART7_IRQn = 82, /*!< UART7 global interrupt */
     0 Z6 J) B7 G9 d! S0 e  Y
196. 
     
197. 　　UART8_IRQn = 83, /*!< UART8 global interrupt */
     , o6 x, H1 P/ _2 e( e) L0 I
198. 
     
199. 　　SPI4_IRQn = 84, /*!< SPI4 global Interrupt */
     : w8 Z" [+ g+ T( c% D, G) U
200. 
     & q4 j) T, p# P1 B, |
201. 　　SPI5_IRQn = 85, /*!< SPI5 global Interrupt */
     
202. 
     " w" w' D8 S# @- k# s& J# W8 p
203. 　　SPI6_IRQn = 86, /*!< SPI6 global Interrupt */
     
204. 
     - H. N& w! h  C
205. 　　SAI1_IRQn = 87, /*!< SAI1 global Interrupt */
     , u# P7 M  k( I8 [8 S6 B7 t
206. 
     " [% P/ t; j) N3 ~7 `; j
207. 　　LTDC_IRQn = 88, /*!< LTDC global Interrupt */
     
208. 
     : _. v: D& m! E5 V; L
209. 　　LTDC_ER_IRQn = 89, /*!< LTDC Error global Interrupt */
     * r5 }, ^  p+ E8 [- S* S) ]; ^/ u
210. 
     ; x2 @1 m' T9 p& E  g$ r
211. 　　DMA2D_IRQn = 90 /*!< DMA2D global Interrupt */
     
212. 
     
213. 　　#endif /* STM32F429_439xx */
     0 I% W; a) f# o; ^+ s
214. 
     
215. 　　} IRQn_Type;

复制代码

　　2. NVIC 概述
5 f6 R- ^" j9 x# T! J　　NVIC是嵌套向量中断控制器，控制着整个芯片中断相关的功能，它跟内核紧密耦合，是内核里面的一个外设。但是各个芯片厂商在设计芯片的时候会对Cortex-M4内核里面的NVIC进行裁剪，把不需要的部分去掉，所以说STM32的NVIC是Cortex-M4的NVIC的一个子集。
7 q$ d- V. Z& v6 Y9 |　　NVIC结构体定义，来自固件库头文： core_cm4.
　　在配置中断的时候我们一般只用ISER、ICER和IP这三个寄存器，ISER用来使能中断，ICER用来失能中断，IP用来设置中断优先级。

+ {9 A7 c9 o7 G! E- f

1. 　/** brief Structure type to access the Nested Vectored Interrupt Controller (NVIC).
   
2. 
   
3. 　　*/
   8 u1 \4 v7 H0 |! q% g
4. 
   - L* i# _) T5 a# L
5. 　　typedef struct
   - S2 j) ]" e: U4 ~# V
6. 
   & @% t9 b! v$ q  I9 ~3 J! e
7. 　　{
   # V" T, `4 H6 Q
8. 
   
9. 　　__IO uint32_t ISER[8]; /*!< Offset: 0x000 (R/W) Interrupt Set Enable Register */
   & Z, V- K, a0 M$ `$ o/ c0 c
10. 
    ( f2 O3 @0 c: Y! j: \) W' ?
11. 　　uint32_t RESERVED0[24];
    
12. 
    $ S1 V) |' a) ~; _3 G
13. 　　__IO uint32_t ICER[8]; /*!< Offset: 0x080 (R/W) Interrupt Clear Enable Register */
    : `* g. @" N" o
14. 
    & o+ }4 H7 o8 R% M4 R
15. 　　uint32_t RSERVED1[24];
    - o! D2 \, L* W
16. 
    
17. 　　__IO uint32_t ISPR[8]; /*!< Offset: 0x100 (R/W) Interrupt Set Pending Register */
    
18. 
    1 H1 X1 a0 F8 w$ e% {9 q4 x4 a
19. 　　uint32_t RESERVED2[24];
    
20. 
    6 }: X* |( p# X* S
21. 　　__IO uint32_t ICPR[8]; /*!< Offset: 0x180 (R/W) Interrupt Clear Pending Register */
    
22. 
    3 l7 B/ y" N4 ~0 r- G
23. 　　uint32_t RESERVED3[24];
    
24. 
    ( v1 V4 o& v! \' x7 m3 i+ `" N
25. 　　__IO uint32_t IABR[8]; /*!< Offset: 0x200 (R/W) Interrupt Active bit Register */
    + w7 `/ H. q2 E; g3 I, c9 e+ q
26. 
    , B/ _5 P$ G( Q: p1 o+ w
27. 　　uint32_t RESERVED4[56];
    
28. 
    
29. 　　__IO uint8_t IP[240]; /*!< Offset: 0x300 (R/W) Interrupt Priority Register (8Bit wide) */
    
30. 
    
31. 　　uint32_t RESERVED5[644];
    4 d& N5 O( Y2 b9 z. {8 d
32. 
    
33. 　　__O uint32_t STIR; /*!< Offset: 0xE00 ( /W) Software Trigger Interrupt Register */
    
34. 
    
35. 　　} NVIC_Type;

复制代码

) H# q% d3 U" D2 `! n$ i+ ~　　注：系统异常优先级配置拥有独立于外设优先级配置的寄存器
: s6 e  k5 u# |! ^% x( l1 f

  I0 ]  A8 \  @3 s8 w0 j: ^! S　　3. 中断优先级
" L5 T' t& Q+ M　　在NVIC 有一个专门的寄存器：中断优先级寄存器NVIC_IPRx(在F429中，x=0...90)用来配置外部中断的优先级，IPR宽度为8bit，原则上每个外部中断可配置的优先级为0~255，数值越小，优先级越高。但是绝大多数CM4芯片都会精简设计，以致实际上支持的优先级数减少，在F429中，只使用了高4bit。
　　F429 使用 4bit表达优先级 表达优先级
5 V9 B/ m7 M& c/ G: i; f6 L5 d
2 I# D( E& M; Q+ o3 t6 r; B
　　用于表达优先级的这4bit，又被分组成抢占优先级和子优先级。如果有多个中断同时响应，抢占优先级高的就会 抢占 抢占优先级低的优先得到执行，如果抢占优先级相同，就比较子优先级。如果抢占优先级和子优先级都相同的话，就比较他们的硬件中断编号，编号越小，优先级越高。
　　4. 优先级分组
　　优先级的分组由内核外设SCB的应用程序中断及复位控制寄存器AIRCR的PRIGROUP[10:8]位决定，F429分为了5组，具体如下：主优先级=抢占优先级。

$ {5 N5 X" R5 f3 f) K9 ~+ o
　　设置优先级分组可调用库函数NVIC_PriorityGroupConfig()实现，有关NVIC中断相关的库函数都在库文件misc.c和misc.h中。
" L% x$ j- A6 [/ ~　　优先级分组真值表

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　　5. 编程要点
　　使能外设某个中断，这个具体由每个外设的相关中断使能位控制
　　初始化NVIC_InitTypeDef结构体，配置中断优先级分组，设置抢占优先级和子优先级，使能中断请求
8 t5 K* b9 I, S3 \1 n$ w" ~( h1 @　　编写中断服务函数，短小精悍。
　
　　

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谢谢楼主，很详细