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带有共享数据寄存器文件数据地址生成器（DAG1、DAG2）带指令缓存的程序序列器间隔计时器片上与片外存储器和外围设备主机端口和多处理器接口控制器串行端口和链路端口测试访问端口图2显示了一个典型的单处理器系统。多处理系统如图3所示。
" r& y# L1 q, z, J5 {: i: N ADSP-21060CZ-160片外存储器接口8 s2 p3 a9 _8 G! M( _) m. Z- i3 S
4千兆字可寻址# d% L% F4 v3 }7 x: i
可编程等待状态生成，页面模式( w% X- | }. C
动态随机存取存储器支持
5 z6 \+ }1 ?: d# j6 c8 _ 表一ADSP-21060C/ADSP-21060LC基准
7 a; T# u; t, o2 a! q0 j& N: p: q （@40兆赫）
' G/ p3 X' m' d 1024PT。复fft0.46ms18221周期
8 o) U% F) R: _' E$ w9 f （基数4，数字反转）0 o$ Z U, k8 D8 o
FIR滤波器（每个抽头）25ns1个周期9 V% j3 f7 a- A3 k! W" W# L
IIR滤波器（每双）100ns4个周期- g9 @9 j5 k) {
除以（y/x）150ns6个周期6 ^# |' T' ?. d& z2 w
逆平方根（1/√x）225ns9周期! D( `' O w. E2 i
DMA传输速率240兆字节/秒( o1 R3 ?4 u2 n
ADSP-21060C/ADSP-21060LC
/ C8 d# ?# h6 A D
/ s8 p# P8 S0 L) N
+ ?, ~2 i: v" a2 T; I% M+ j9 F9 ^9 i: I% a
DMA控制器（ADSP-21060CZ-160）4 ]+ M- X0 a; y# p7 j: F
用于ADSP-2106X之间传输的10个DMA信道9 r: R/ J' {; o: n
内部存储器和外部存储器& E1 y. n. w9 }7 S
外围设备、主机处理器、串行端口或链路9 S7 d) D% \; [& U8 f; ?
端口
; H: s0 H e- s/ d 在40兆赫的背景DMA传输，与0 `: _# ~8 H; d; M8 F# K! w0 ]
全速处理器执行
* E, F4 R3 G3 S0 I% \' e9 C8 I2 M 16位和32位微处理器的主机处理器接口' a; V, \# \: L, r4 }/ }% \8 v
主机可直接读写ADSP-2106X内部
+ H$ B% w( l" d% D: a5 v$ D 记忆
. I& ?' n8 U+ E2 P5 @3 q' D# b 多处理
; l8 b- U' c5 [, I' t% `8 Z7 ?% t0 I 可扩展dsp多处理的无胶连接
- b& X2 ~3 `" i+ v, V/ D. M) m' ~ 建筑, r. x: Q4 C) X! P
并行总线的分布式片上总线仲裁6 h1 ^: w$ I1 l: p8 l1 y% Y
连接多达六个ADSP-2106XSPlus主机
3 t, ?, q4 A8 N9 ? 用于点到点连接和阵列的六个链路端口
% m4 q; W; ]3 G) [( @! ` 多处理4 N: C5 s" C, k6 Z
240mbytes/s并行总线传输速率: u' }( B; M5 r. t2 l; n6 q7 i3 |
通过链路端口的240MB/s传输速率& [; f2 R+ D; l: P6 S
串口# E0 Q0 m+ [' P- l2 Z7 R
两个40mbit/s同步串行端口
2 d) U& f6 ~; w- J V% [ 压扩硬件! H/ J7 }) g1 I, N& {4 [
独立的发送和接收功能* }6 s6 C9 w& h4 N+ H' p
ADSP-21060CZ-160数据寄存器文件
. g3 l7 C- d. v 通用数据寄存器文件用于传输数据/ f w0 d) ^& ^1 T) [2 ~/ k2 t
在计算单元和数据总线之间，以及: O! ~5 _8 U9 c9 S8 S% A
存储中间结果。这个10端口，32寄存器（16主，
6 W* J3 r2 e8 D/ _$ f 16次）寄存器文件，结合ADSP-
) S" U$ l- V+ d t ^9 V' b; ] 21000哈佛体系结构，允许无约束数据流* m$ ]5 Q' [/ V- l" J
在计算单元和内存之间。
7 }5 J& j6 b! C' Z( y 指令和两个操作数的单周期获取% t$ P3 ?6 H$ i. y
ADSP-2106X在
4 V p0 Y% D( K4 b/ M' E ADSP-21060CZ-160（http://www.dzsc.com/ic-detail/9_11687.html）数据存储器（dm）总线传输数据和程序
0 K3 q3 r8 R! H! z; ~ 内存（PM）总线传输指令和数据
: I4 p' H) x4 {7 g' t2 V （见图1）。具有独立的程序和数据存储器5 a* z0 e/ t' e$ L+ [; g* B
总线和片上指令缓存，处理器可以同时
' N; C9 S6 S- V" Q4 k 从缓存中获取两个操作数和一条指令，5 ?3 }- F; X0 f8 I7 t( @. }2 b5 A6 y4 ^
全部在一个周期内。
6 L3 ]& G9 p0 E# V2 q3 V) a5 ^( k! ?" s
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发表于 2019-9-20 15:15
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