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做layout的时候常常要求TX,RX分层，那么分层的意义是什么？什么情况必须分层？今天就来答疑解惑，用数据说话。) |9 i) Y% f, H3 @
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1.非过孔区域，TX、RX同层走线1 {0 d4 A' g" B8 b3 U J
我们所说的TX、RX分层，主要为了解决BGA区域、连接器区域的过孔与线的串扰，在BGA出线时TX、RX实现了分层，那么在BGA外部自然而然也是分层的。
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4 ?& Y( L2 R% R$ ^1 y- ?% p) o我们先看看BGA外部TX、RX不分层（即TX、RX同层走线）的情况，串扰有多大
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在上图所示的结构中，TX、RX同层布线，差分线的线宽/线距一样，W/S1=6mil/9mil，当TX、RX之间的线间距S2没有按照3W或5H的线间距做，而是小于3W时（仿真用15mil），走线长度1inch时，TX与RX之间的近端串扰NEXT的量在48dB，如下图所示：
2 M8 j2 h; o5 h+ C, i+ |1 I4 } 图1：线对线的串扰@1inch 图2：线对线的串扰@20inch
. Q( v" j! V3 J. s; M从上面图1、2可以看到，只要按照常规3W或5H的线间距去要求TX与Rx之间的距离，近端串扰、远端串扰量在45dB以下，并不大，是可以接受的。
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2.过孔区域，TX、RX同层走线8 X) w$ q2 T$ E& Y6 [$ F
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BGA区域、连接器区域是一个道理，都是过孔集中区域，且过孔之间的间距固定，Trace只能在狭小空间里穿过。下面我们就仅以BGA区域为例进行说明。2 R3 Z4 o) S: s1 n
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任何产品都要用芯片，有芯片就绕不开BGA区域布线问题。假如TX、RX不分层，而采用同层出线，比如下图所示，TX、RX都从layer6出线：
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BGA区域最常用的换层过孔是0.2mm的Via（具体尺寸是完成孔径8mil、焊盘直径18mil、反焊盘直径27mil）。
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在这种情况下，在12.5GHz处TX对RX的近端串扰量是47.5dB。
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. [- D$ F. C1 G: l/ P2 U3 c5 S当然有同学会觉得47.5dB的近端串扰依然很小啊，但是这47.5dB联系实际产品，看看情况如何？ · 情况1：在实际产品中，在BGA区域TX信号是芯片刚刚发出来的未经衰减，信号幅度高达800~1200mVpp，但是RX信号是翻山越岭、跑了二三十inch，信号幅度只有100mVpp，情况差的只有80mVpp。80mVpp的柔弱信号是否扛得住来自1200mVpp壮汉的小拳拳？ · 情况2：BGA区域都是把TX/RX pin map集中在一起，意思就是80mVpp的RX信号左右各站了一个1200mVpp的TX壮汉，两个壮汉左右开弓的小拳拳，是否还扛得住？ · 情况3：再配合背板，至少要涉及两个连接器，有时可能需要穿过多个其它线卡的连接器，也就是说80mVpp的Rx信号在到达接收芯片端之前，已经挨了各种规格的小拳拳，有来自1000mVpp的、来自800mVpp的、600mVpp的…… · 情况4：加工环节的层偏，会让1200mVpp的TX信号贴近80mVpp的RX，小拳拳近了，打的更疼了。 总结下来就是：不同的链路对于47.5dB@12.5GHz的串扰容忍度是不同的，比如下图所示，当通道插损只有11dB时，它能扛8个47.5dB @12.5GHz的串扰，但是当你的通道插损达到20dB时，连4个47.5dB @12.5GHz的串扰都扛不住了的。
* Z8 _8 D5 [/ k4 `% D) m 如果我们在考虑层偏的恶化效果，比如层偏3mil，使得线离过孔更近了，如下图所示
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同样通道插损只有11dB时，在同样的布线情况下，只是在生产加工环节发生了层偏，原本能抗8个47.5dB @12.5GHz的串扰，现在连4个都扛不住了。层偏量对串扰的影响会使得预计的系统裕量急剧减小！ & c3 t( F# Z8 j' J' Q" p
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对于信号速率不高、RX走线长度不长、只经过一两个过孔区域的情况下，换句话说，就是Rx自身体质不错，扛揍，在加上旁边的小拳拳也不多的情况下，可以TX/RX同层。不同的系统能扛不同的串扰，只是在前期如果实行了TX、Rx分层，能省很多事。 | 
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发表于 2019-10-8 13:52
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发表于 2019-10-10 09:27
