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一、概述6 |- d, r+ R8 Y% R
" B$ }" r: l' Y7 g8 D0 V3 A本设计的设计流程如图所示
2 v, o+ A1 b* c8 N/ G1 q6 a+ Q
1 主核创建messageQ(master) l( m6 G7 _5 {8 K
( B8 ^. g1 I& M6 i# z- y; u2 发送起始标志信号至FPGA(nwrite)5 O' Y4 @* \6 {5 A& S
% D+ F! n& a3 A6 K
3 FPGA收到信号之后，通过SWRITE的方式向DSP写数据
5 j; ^# j+ M q* |& Z4 N+ m& y; }/ I2 r: v, h! F
4 FPGA写完数据之后，发送doorbell，触发DSP doorbell中断* s) m* Y# p& F
3 O$ C, ]% ~2 u6 s& u6 [7 x
5 在doorbell中断中释放信号量 开始进行数据处理) D( m0 E" }' N F: d; F
2 W& C# i' k1 Y6 DSP打开从核创建的messageQ(slave) 并将各自需要的数据通过messageQ发送给各个从核: {( D0 G$ k% p: a
1 _# s3 T: Y0 l7 从核接收主核发送来的messageQ(slave) 进行数据处理( A. k2 u/ H" [# Q5 {" {- Z
8 n( ] P+ B# L8 i" Z
8 处理完毕之后 发送messageQ(master)至主核/ i1 m& u; Y% ?$ k0 u6 c
0 W9 _- Q4 _0 _! l0 p
9 主核接收到从核发送的messageQ(slave)之后，通过SWRITE的方式发送数据至FPGA , D+ E. F1 `) ~0 _% N, g
8 M8 I4 k% s \! S$ @
1 c' W3 ~1 _1 t
6 s; r1 t5 J# M5 u+ Z4 P
3 e0 G$ C! m, J4 ^- `$ c) r- W |
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发表于 2019-10-15 13:59
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