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本帖最后由 soul24k 于 2009-7-22 13:46 编辑 0 B: o# Y' J" z& C, i6 [
- ]+ A! x8 J+ x我从logic导入到layout时出现一个padsnet.err.txt提示：内容如下
1 h# Z' \( M' ^Design to Library Part Consistency Check
7 [2 l7 _( q$ H0 j' A----------------------------------------1 l7 o% Q' ?# g2 ~8 F' {* i( W
No Library consistency checking errors.3 w0 q5 T2 e+ {9 @6 w) D
b( Z6 g% G5 z9 Y+ M. f( K/ s
Single/Zero Pin Net Warnings
9 [7 y% _4 p4 N----------------------------2 Y L! u6 n7 D$ @; _
Net 12V has less than two pins in PCB net list file.
, e( b* d" F8 ]
5 Z, o; m5 I6 d4 mSchematic Connectivity Errors) z: r/ a4 z: V* _
-----------------------------: q1 \( z: B3 @ Q( h! \+ Y" A% d S
, E7 c q% T% z, o) G
Dangling Connections without a Net Name
1 w% Q9 f7 ?* l7 H: T* ]' ^5 S. g! N3 b
SPI_FS
3 I1 u( }) @* \AV-SD X2624 Y9946 / z b7 g3 o1 N7 g. B# U1 R0 o4 A
- s/ R- g! n7 |) m5 bV_DI16 L7 Y; K' g9 S: W& a+ f
AV-SD X18814 Y6900 : U9 y9 s) p) q
......
% d5 T3 {3 N) V因为原理图是从orcad里面导过来的，如果对这种网络重新连接一下线就会消失。以上绿色部分在PCB文件中对部分进行了对比，发现网络也没有错误，不知道这种错误会不会影响后续的确layout,是不是不能忽略? |
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发表于 2009-7-22 13:45
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