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本帖最后由 soul24k 于 2009-7-22 13:46 编辑 ( D h/ q9 i7 z% {! {% y6 [# L; ^) I4 s
' L' n1 a5 r% U- _
我从logic导入到layout时出现一个padsnet.err.txt提示：内容如下
; ~ o# |+ h( `9 e1 V: ADesign to Library Part Consistency Check$ ]4 v6 A2 ^ ^4 n9 v- }# U
----------------------------------------
$ O2 u" J; U. P# UNo Library consistency checking errors.$ N/ |6 p4 L; {
# r& }6 _0 _- e$ ]/ z6 Z
Single/Zero Pin Net Warnings0 A0 S& ^6 M# I4 f
----------------------------3 _1 h& M" D* r) }' o
Net 12V has less than two pins in PCB net list file.) y1 z8 U/ t% M9 z8 A: P
2 ^0 k' ~) n9 S& eSchematic Connectivity Errors: d" e- X. p0 W5 T& C2 v) ?
-----------------------------0 `1 v8 p6 E% x) h* Q( \% H, N% S; s
! g w* Q' b0 P5 D' ]$ n
Dangling Connections without a Net Name
& o5 r3 @" j/ a# S9 `8 C6 ^4 |% _
* `! {$ _3 O2 Q! L8 ~; `4 \0 Y: zSPI_FS
& m; z4 q5 y3 Y6 Z3 CAV-SD X2624 Y9946
) E2 u& Y* I' o! m: s0 ]5 Q
0 x, {: G" `6 V& ~, cV_DI1. ~! a: {4 A. Y: P5 e+ c: ^
AV-SD X18814 Y6900
3 ~% r6 Q+ P9 V" U5 l......3 r) Y4 Y' E! L2 Y
因为原理图是从orcad里面导过来的，如果对这种网络重新连接一下线就会消失。以上绿色部分在PCB文件中对部分进行了对比，发现网络也没有错误，不知道这种错误会不会影响后续的确layout,是不是不能忽略? |
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发表于 2009-7-22 13:45
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