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allegro请教?

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1#
发表于 2009-8-5 22:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 deargds 于 2009-8-10 10:18 编辑 9 H9 Y+ G$ x0 o) @

  o+ P4 C& E3 k# Z3 N3 l1 Xallegro很多细节做的很垃圾,最近遇到一个问题,烦死了:7 n7 p) u7 s2 m. s6 R
" }* J1 ?- |2 e& U# N7 u
由于原先capture画的图有问题,一个页面中的3.3v的电源没有用页链接符标注,结果capture把所有其他的3.3V电源的net都变为:3.3V_N2390什么的,只有这个没有用页连接符的电源net才是真正的3.3v,导入到allegro中,图画了一半发现这个问题,随即改了原理图,再生成网表,再导入allegro问题出现了,原来所有画好的3.3v 的cline和via都出现DRC错误,allegro笨的要命,认为没有3.3V_N2390这个net后,就把原来所有这个net的cline和via都变成“not on a net”,结果这些no net 的cline和via 与3.3v电源焊盘之间全部出现DRC错误:spacing error :0 mil!
* R8 n7 x  b$ V  J) N. o7 A( G& Y; C/ N5 D& U) t
请问高手,这问题如何解决?更为郁闷的是:手动重新给这些3.3v net 布线,必须先删除这些no net 的cline,否则,allegro经常崩溃自动退出。很是郁闷,还不如protel 真的?有人能帮帮我吗??怎么回事呢?一晚上就在搞这些东西了,手动修改cline布线,allegro还老是崩溃!改了一堆了,就崩溃退出,我都快崩溃了。。。(BGA 484 脚,可能也有关系,好多3.3v的,累死了)

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2#
 楼主| 发表于 2009-8-5 23:01 | 只看该作者
15.7版本,有人有类似问题吗???

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3#
发表于 2009-8-5 23:18 | 只看该作者
这是你画原理图时不规范造成的9 v7 ~) L7 G$ ]: Z1 a9 k4 L
电源连接不需要分页符,只需要电源符号就可以连起来了
! v0 O' W9 L3 H
6 q! X& a! ]" A2 X/ Y* V. W然后你出现现在的这个问题5 c9 j; b" ^& `) \# C
并且还经常死机,我觉得死机的原因是Allegro处理大量DRC而产生的8 g' f. q) }# C1 p
建议把原来3.3V_N2390shape删掉2 v' @: h; H5 x
然后再作修改

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4#
发表于 2009-8-5 23:23 | 只看该作者
或者直接把spacing的DRC检查全部关掉- x6 S$ @: K4 h7 G1 O( G- V
然后阴影全板,再高亮dummy网络和3.3V_N2390网络和3.3V网络* ?- Q' h% B8 F, H
执行删除操作,记住只选择对象为vias和lines

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5#
发表于 2009-8-5 23:27 | 只看该作者
对了,记住打开Allegro的Auto save功能3 o( b8 @! K' v2 K/ @% O: C
可以直接修改line的网络属性,但不建议这样做,因为电源的连接毕竟可以就近打过孔, x3 E9 `& r: ~% |& U
不必要修改网络,直接删除,再连接

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6#
发表于 2009-8-6 09:25 | 只看该作者
楼主耐心点,作为一个软件,不周全的地方会有,所以才会有版本的更迭,不过只要是按照软件设计者的意图去使用,一般不会出现太大的问题!

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7#
发表于 2009-8-6 10:59 | 只看该作者
cadence 就是龜 用慣了就好了..

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8#
 楼主| 发表于 2009-8-6 11:22 | 只看该作者
本帖最后由 hdjun 于 2009-8-6 11:25 编辑
6 }. a$ g7 I+ f3 O" Y1 D- t) n3 n3 u
3# 袁荣盛
1 e) K) j* }/ K% v) d2 z0 ?  S( u% l' d) p8 }, I
对啊,但有时想直接用net来表示电源,如果一页中没有电源符号,光用net就不行了,所以就用页连接符了。5 z" f; i2 U& U

4 I1 A; p) s9 n! L% d+ K1 \谢谢指点,现在发现只要cline仅有一端有连接,其net就会跟着变,如果另一端有过孔,他就变成no net了。
% f0 U; u  C, v4 A6 `! b" E* ~
$ r: s' R7 w" b( N1 e8 u0 x另外,您说的改变cline 的net我不太清楚,怎么做?还有如何整体删除指定net的所有cline呢(其中一步:阴影全版什么意思?)?

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9#
 楼主| 发表于 2009-8-6 11:34 | 只看该作者
本帖最后由 hdjun 于 2009-8-6 11:37 编辑 ' c3 U, p+ S0 ^: s' L
# [4 b- C6 ?1 s' A& v. E0 a3 Y
请教一下袁荣盛:比如每页都仅有一处使用的是 VCC_BAR这种电源符号, 其名称是3.3v,但是其余的3.3V 都是直接使用的是net ,整个工程如果都这样处理,这个3.3V 需要页连接符吗??感觉还是需要的吧,capture会认为电源符号的3.3v和 net 的3.3v不是一个net 吧??所用3.3v的地方都必须用电源符号连接才能不用也连接符吧??

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10#
发表于 2009-8-6 11:44 | 只看该作者
整体删除某条网络方法如下:
/ z+ F# a; H- b. C% G, m. O1.关闭所有显示6 F. E. I2 d) N5 q0 U
2.只打开所有层的Etch和via  _6 M' B4 X' m8 w
3.fix所有的网络,除去你要删除的网络,把应用对象的网络全部move到右边栏,再在右边栏里找到你需要删除的网络remove到左边栏,点击OK
# F1 N) \& J& l$ M6 w. H4.执行Delete操作,对象选择vias和cline segs(或者clines),然后用鼠标框住全板,完成后你的需求就实现了
" @5 C/ t7 s3 n
, P1 W9 T) M& K  Z$ l# j+ X祝你成功!

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11#
发表于 2009-8-6 12:21 | 只看该作者
其实这些都是个人习惯而已,你用了其他软件再用ALLEGRO,刚开始不习惯,但如果你用了ALLEGRO再用其他软件,你同样的不习惯,个人感觉学新软件就要接受它的思想,习惯它的方式,这样你才能开开心心,感觉每天都有收获,老是去对比的话只能打消积极性

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12#
 楼主| 发表于 2009-8-6 14:36 | 只看该作者
10# 袁荣盛
4 v' w3 B+ s! P/ _4 \  f3 S/ d
  Y" |8 E. \& g. S% \0 F谢谢 !明白了,关键是fix一步,删除中选择cline和via也可以不关闭所有层

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13#
发表于 2009-8-6 18:48 | 只看该作者
无知者无畏啊!
8 T* r% L8 ~  I* NCadence这么好用的工具竟然得到了这么烂的说辞,还是别用了的说

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14#
 楼主| 发表于 2009-8-6 19:29 | 只看该作者
从电路设计的思想来说设很好的工具
3 ?+ j$ e7 G/ _5 q从人性化的软件来说,还差很多

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15#
发表于 2009-8-7 11:20 | 只看该作者
按某些人的理念来说,用什么软件只要习惯了就好,就是好软件;
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