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现在我画好了原理图,准备LAYOUT.但在生成LAYOUT NETLIST 的时候,出现了较多错误,主要归结为以下几条:" V2 Q. h$ o8 T& a
1.在LOGIC里,所有的元件我都已经分配了封装,但在生成NETLIST 的时候,除了原先LOGIC 自带的封装导进了LAYOUT,其它我自己建的很多封装都没有导进去./ y% _. j C& ~. O
2. 请问一下在pads LOGIC 里面,为什么我用浮点连接不行.在转LAYOUT的时候,有一个"Dangling Connections without a Net Name" 的提示
% D& {7 U% u/ [- r3.关于电源和地的问题.我的原理图中,我将就它原先的电源和地符号,只是把它的NET NAME 改成我的电源,不知道这种做法是不是不可行.因为在转LAYOUT的是时候,它也有一个"Power or Ground Symbols used with wrong Net Name" 的提示.: H _9 j F" e% ~* s
& T3 @6 b0 I8 Z8 b" K. T3 Q) u( t. |
这几个问题困扰了我以两天,不知道怎么解决。希望哪位高手指点一下 |
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