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Unconnect pin 和Unconnect net 问题

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发表于 2009-8-11 23:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 hdjun 于 2009-8-12 00:10 编辑 8 J8 |5 ^1 c( F
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最近画板子,发现一个很奇怪的问题:allegro 在处理via 打在 pin 上的(如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下,是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查,并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了,也就一直没有再报unconnet net 错误。最近要投版了,发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了,甚至将一些有cline 连接via-pin 的地方的cline 删除(当然这些via和pin是接触的),也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗????还是哪里有设置呢。更为奇怪的是,更新padstack后就有unconnet net了。。。奇怪。。。。
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  Constraint Type: LAYOUT( n4 s8 B- W! g4 X! f: G
  Constraint value: 0 MIL. v9 N7 ~6 u4 [5 |  H& z+ m" s
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  Class:           PIN
  o8 Q2 l4 N* t- Y7 s  PIN:          J6.1
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  location-xy:  (250.00 6666.93) . B/ @9 a1 h8 N! t7 d  {
  part of net name:  -12V
8 t2 W5 S3 R' _) Q7 P7 v% B  - - - - - - - - - - - - - - - - - - - -

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发表于 2009-8-12 09:58 | 只看该作者
盼高人来给你解决吧。
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我从来没碰见过这个问题,因为我从来不在pin打via,
0 A. K3 [0 c8 ?2 S- l4 dpin打via严重影响焊接的质量,直接导致器件虚焊,会给后面的调试带来很怪异的问题。

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3#
 楼主| 发表于 2009-8-12 10:11 | 只看该作者
BGA的电容,不打在pin上不行啊
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