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本帖最后由 hdjun 于 2009-8-12 00:10 编辑 8 J8 |5 ^1 c( F
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最近画板子,发现一个很奇怪的问题:allegro 在处理via 打在 pin 上的(如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下,是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查,并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了,也就一直没有再报unconnet net 错误。最近要投版了,发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了,甚至将一些有cline 连接via-pin 的地方的cline 删除(当然这些via和pin是接触的),也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗????还是哪里有设置呢。更为奇怪的是,更新padstack后就有unconnet net了。。。奇怪。。。。
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: b5 D7 F9 @. ^" ]2 K) `' V" C$ X+ f5 S" h5 H
LISTING: 1 element(s)
4 l% a: c) m& u8 ^ < DRC ERROR >
2 C b8 s5 J$ b, r Class: DRC ERROR CLASS' p, u4 c# ]4 p9 r7 Y& _
Subclass: BOTTOM
% _$ _8 X c, H8 {1 z, [! b* |& v2 ? Origin xy: (185.00 6666.93)/ q3 _. X8 Y V2 g9 f' D1 P: \
Constraint: Soldermask to Shape Spacing
# h p# y2 X5 x# U! @ Constraint Set: NONE( b2 q! ^1 Q/ U( x; E5 p, a
Constraint Type: LAYOUT( n4 s8 B- W! g4 X! f: G
Constraint value: 0 MIL. v9 N7 ~6 u4 [5 | H& z+ m" s
Actual value: -135 MIL
' }& f% s1 V/ a! b2 \ - - - - - - - - - - - - - - - - - - - -( P/ U- s8 h0 n9 J0 H* l9 @& i
Element type: SHAPE
( p; \! A g) q: ^: s Class: ETCH
7 u, n B( @- \" } Subclass: BOTTOM
9 B7 G0 {& ~! @ Part of Net Name: N008504 Z% Z# R4 Y# g5 u! W3 R% W/ U1 o" j
- - - - - - - - - - - - - - - - - - - -
! k3 K4 K* j# T, n: K- m- m- s Element type: SYMBOL PIN2 F& A) R/ J% l8 p8 h$ I2 p
Class: PIN
o8 Q2 l4 N* t- Y7 s PIN: J6.1
& a# {& {% g$ C$ y* t/ L) D pinuse: UNSPEC% K! R; E8 _% o8 z) d2 [0 {
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part of net name: -12V
8 t2 W5 S3 R' _) Q7 P7 v% B - - - - - - - - - - - - - - - - - - - - |
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