问一个关于从Capture生成Allegro的网表的问题

kxw102

) J+ E# c0 S% b  B6 n7 d) X6 G6 `3 r
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
Possible pin type conflict
4 p% E7 t1 x6 I+ sOutN Output Port Connected to Power
. U' m  Q$ E  h1 R2 d0 G' G: B+ t
2)ERROR:  [DRC0010]  Duplicate reference V1
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿
/ X; z: f5 E3 z9 d' i6 M


0 A# Q2 c9 e* J, W
1 Z, w, x. @; l/ Z# u& C0 P: h3 f


; c# Q& a. E/ ^% V& ?
顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？