问一个关于从Capture生成Allegro的网表的问题

kxw102

  v  f9 F- U; p- v" |
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
Possible pin type conflict
OutN Output Port Connected to Power
3 S. K) `0 z2 E( c% Y
2)ERROR:  [DRC0010]  Duplicate reference V1
3 M; q0 A: [# g6 {% ]5 i% W$ B还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿

0 O$ M7 b- r6 I2 v8 E* U
6 x  j% f1 j! Z; ~) x

3 N% U; W( @' b  M8 Q
2 H3 D. G% e4 X7 |
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' v9 I" X& l0 ?, [# D
& t' z1 \) T4 e顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？