一文对高速电路设计的几点考虑

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一文对高速电路设计的几点考虑

; P3 r# u7 {6 A. W' P& T1 引言
　　本文讨论的高速电路主要指的是高速数字电路，也包括一些模拟无源器件，但不适合模拟有源器件。它有2方面的含义：

' O6 p+ c: s5 O% w5 {8 J　　设计电路的频率高一般认为如果数字逻辑电路的频率达到或者超过50 MHz，而且工作在这个频率之上的电路占到整个系统的1/3之上，则称为高速电路。如果系统中仅仅有系统时钟等极少数信号工作在这样高的频率，那么它仍然不属于高速电路的领域。

9 h+ A- j8 ?; V  v' K4 G　　设计电路中的数字信号跳变很快通常约定是当数字信号上升或下降时间小于信号周期的5%时才称之为高速电路。
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/ E/ |, q# V: Z: |　　图1是某高速电路一根信号线的波形图，它表示了电路中这根信号线中流过电流的实际情况。图中的多个信号波形是由于该信号线接到了许多不同元件的引脚上，因而会出现多个信号的叠加。

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　　从图中不难看出信号的底部和顶部都有不同程度的益处、不规则震荡、预期范围内的延时等，这些现象在低速电路设计中一般都不会出现，随着系统电路速度的提高，上述问题也就随之而来。因此设计高速电路就不能像设计低速电路那样简单，必须增加一些新的认识、加入一些新的思维才能避免和减少以上情况的发生。本人在实际应用和参考其他文献的基础上，对高速电路设计有以下几点考虑。
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　　2 时序配合考虑
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. W1 h6 |! i) M1 p3 x2 M　　如今的电子产品大多运行在100 MHz甚至更高的频率，诸如RAM，CPU，FPGA，ASIC以及随机逻辑等，所有这些都是对时序要求很强的器件，如果它们之间时序的配合不符合指定要求，那么就很容易导致系统工作紊乱，因此对高速电路设计应该考虑的第一个问题就应是时序配合问题。
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　　时序配合主要体现在：信号的建立时间和保持时间违反标准、最小脉宽不符合要求以及系统中有多相时钟时所造成的相位重叠等。在高速电路设计中，信号的周期一般只有ns级的宽度，此时要保证时钟信号与数据信号之间做到准确的配合已非易事,再加之器件本身或多或少的会存在各种参数的漂移、分散等等，就更难以实现不同时序信号之间的相互配合。针对以上所言，对高速电路的设计首先应考虑设计前的功能仿真验证，从理论上认真分析各个信号所到之处能否满足预期指标。其次是核对时序电路中各器件是否满足自身的时序要求，对所有涉及到的器件都应使用高频测试仪器认真核对、校验器件自身的各个参数。
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　　3 信号完整性考虑

　　任何电路设计之前都应考虑到电路设计完成之后系统中各信号的完整性，即SI(Signal Integrity)，也称为信号质量。在高速电路设计中这一点更加重要，如果事先没有加以充分考虑，就很容易造成系统中各信号质量严重受损，或者说信号的完整性很容易就会遭到破坏。下列几种情况即是在对高速电路设计中影响信号完整性的几种表现。
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　　3.1信号之间的串绕
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　　串绕的表现形式可由图2来说明，当一根信号线上有交变的电流通过时，周围就会产生交变的磁场，而处于交变磁场中的导线则会感应出一定的电压信号，这样与之相邻的信号线上就会感应出相关的电压信号，造成2根信号线相互影响，从而导致导线中信号的质量下降。信号线之间串绕的大小主要取决于磁场变化的速率(一般由驱动信号上升和下降沿的变化律来决定)、周围介质的介电特性及布线之间的距离等。

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　　3.2 信号的过冲与下冲
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　　影响信号完整性的另一个表现是信号线中出现的过冲与下冲电平信号，这些信号有时远远超过电源电压范围，严重时会造成对器件的损坏。过冲与下冲的来源一般有2方面：走线过长和信号的电平信号转换太快。

　　3.3 信号延时

　　过多信号的延时会导致电路的时序出错和功能混乱。信号延时一般表现为信号在逻辑电平的高与低门限之间变化时没有及时的跳变，因而电平信号会保持较长时间的恒定，使信号电平转换滞后。信号延时产生的原因是驱动过载或者是走线过长。
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5 ^0 e. P( N" s& Z! ~; F" {　　3.4 信号振荡
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　　信号震荡表现为信号在逻辑电平的高与低门限之间变化时不成单调变化趋势，而是出现来回的震荡。设计电路时如果系统中信号线走线过长、负载过重或信号与信号之间出现串绕都会造成这种现象发生。

3 C+ m7 R. ^2 a: E! J' k　　3.5 多次跨越逻辑电平门限错误

4 ^4 d+ A8 Z) u! l3 y2 Q* z　　信号在跳变的过程中，可能多次跨越逻辑电平门限，从而导致这一类型错误的产生。多次跨越逻辑电平门限错误是信号振荡的一种特殊形式，即信号振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限肯定会导致逻辑功能紊乱。电容性负载过重、电感性负载过重及布线过长都可能造成这种情况的发生。
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1 r# M4 w, b5 X, Z6 c- r' j　　3.6 逻辑阀值门限电平错误
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& D: P' B( u# I1 b0 q0 ^9 b1 l　　一旦信号不能达到必需的逻辑电平高或者是低就会产生逻辑电平阀值门限错误,此时信号可能维持原有的常量信号。产生这种现象的原因有：负载过重、慢速的驱动器或者是信号变化太快。
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4 电磁干扰

9 Y2 `# e3 R' G3 ?; S  g! m　　电器设备的电磁干扰EMI（Electromagnetic InteRFerence）是高速电路设计中又一个应该十分值得重视的方面。EMI在高速电路中的突出表现是数字系统加电运行时，对周围环境辐射出一定的电磁波，从而干扰周围环境中其他电子设备的正常工作。产生EMI的主要原因是电路工作频率太高、信号变化太快以及布局布线不合理等。
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. G! D$ t' c. J& r% @& K　　信号完整性和EMI方面的考虑不同于常规低速电路设计，以往设计思路往往追求单一信号的最优化，而今天的高速电路设计领域更强调整体性能的最优。低速电路设计中我们往往追求一些关键的信号，如时钟信号的波形最优化，所以许多设计人员在遇到这类信号时会加入施密特触发器或者一些BUF来整形所需信号。而在如今高速电路设计领域，越标准的数字信号，其上升时间与下降时间就越短，信号的跳变就越快 ，包含的高次谐波分量就更多。所有这些高频分量更容易对外产生辐射，最终造成周围信号质量的恶化，使整体信号很难达到最优。所以在高速电路设计中，如果某一信号的电平跳转太快，往往采取的解决方法是加入相应滤波器电路或者RTC(上升时间控制器)电路，使该信号的变化减缓，从而保证整体信号的最优。

' {7 u. h2 T* L3 D+ L　　总之，对高速电路设的计是一个复杂的问题，较低速电路而言，往往有许多难以预料的因素影响整个系统的性能。因此设计人员在开发自己的高速系统时不但要考虑以上所提几点，还应针对本系统的自身特点广泛考虑其他因素，最终的目的是设法使系统中信号的整体性能达到最优
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