找回密码
 注册
楼主: cwfang
打印 上一主题 下一主题

大家讨论一下关于ddr2的布线规则

    [复制链接]

该用户从未签到

46#
发表于 2010-7-7 13:53 | 只看该作者
谢谢

该用户从未签到

47#
发表于 2010-7-7 14:14 | 只看该作者
回复 7# rjc
2 c/ J: C1 O% `" k
5 d8 g/ q$ J7 D# u7 ~1 i9 r% ^
; p, o+ T; G3 Z7 l, i' w  |) T+ Z% @    如果下下来觉得对于下载者来说没有什么价值的话就不会谢谢了!

该用户从未签到

48#
发表于 2010-7-8 20:53 | 只看该作者
谢谢!

该用户从未签到

49#
发表于 2010-7-8 22:22 | 只看该作者
DDR走线要求一般指的是等长要求。阻抗这些需要计算还要考虑叠层结构。由于DDR2是BGA封装,线太粗肯定走不出来。信号线一般5~8mil左右。, D0 s' Q  W8 \0 g, _( ^
不同参考设计要求可能不同,但是思路基本一致的,就是规定clk DQS信号最大长度不超过多少,然后就是地址线跟clk之间差值不能超过多少;DQS跟data走线之间不能超过多少;clk跟DQS之间的差有不能超过多少;通过层层限制,DDR走线基本就确定了。7 D# p  t' J8 t- c" u
个人的一点理解跟大家分享下,不对的地方大家再探讨。。

该用户从未签到

50#
发表于 2010-7-12 16:57 | 只看该作者
多谢分享
  • TA的每日心情
    开心
    2021-8-13 15:19
  • 签到天数: 1 天

    [LV.1]初来乍到

    51#
    发表于 2010-7-12 17:18 | 只看该作者
    先下载下来 慢慢看   谢谢

    该用户从未签到

    52#
    发表于 2010-7-12 18:12 | 只看该作者
    谢谢。
  • TA的每日心情
    开心
    2024-5-31 15:50
  • 签到天数: 19 天

    [LV.4]偶尔看看III

    53#
    发表于 2010-7-13 08:52 | 只看该作者
    来学习一下!!

    该用户从未签到

    54#
    发表于 2010-7-13 10:20 | 只看该作者
    顶顶!!!!!!!!!!!!!!!!!!!

    该用户从未签到

    55#
    发表于 2010-7-13 14:29 | 只看该作者
    非常感谢

    该用户从未签到

    56#
    发表于 2010-7-13 15:41 | 只看该作者
    谢谢诶  分享一下
  • TA的每日心情
    开心
    2019-11-19 16:37
  • 签到天数: 1 天

    [LV.1]初来乍到

    57#
    发表于 2010-7-13 21:47 | 只看该作者
    alexkeli 头像好霸道

    该用户从未签到

    58#
    发表于 2010-7-26 16:13 | 只看该作者
    感谢

    该用户从未签到

    59#
    发表于 2010-7-27 22:36 | 只看该作者
    非常感谢

    该用户从未签到

    60#
    发表于 2010-7-27 23:53 | 只看该作者
    支持 多谢啦
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-5-29 01:39 , Processed in 0.093750 second(s), 19 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表