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讨论下CPCI问题

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发表于 2009-11-5 13:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 yuzengshu 于 2009-11-5 13:19 编辑 1 N' W' A+ g% Q! U

/ w, q7 Z! {6 C1 JCPCI 分为系统板,背板,外围板,对于外围板有死规范,但是对于,系统板,和背板的规范. P- s- J. w, t8 G" p/ U' [' x
,见的不多,就是对于系统板,时钟线和数据线的长度有没有限定,还有背板,时钟和数据长度的限定怎么
* p) e% G* e  B& D4 S* d$ E计算,希望做过的朋友,给点经验,我的是PCI TO PCI桥出来,在到CPCI接口的,谢谢
4 {  S+ Z, N( ?( G9 }  N3 S. |+ X大家看看这段怎么理解% B4 j8 M+ S7 U% g
1 The System Slot clock distribution circuitry shall be designed to accommodate- @: r: k* h$ \) c
up to 200 ps of backplane and peripheral board skew. The following design rules0 t8 l7 n: z: A' |  T
apply to clock distribution to backplane peripherals and local (onboard) PCI0 ]: o; N0 l: G% X  W1 L8 G
peripherals7 m5 w7 u9 ~2 _# s
2 Any onboard PCI peripherals connected to the CompactPCI bus, including: m6 e- ^0 }  i  s2 S# h" L) T
PCI to PCI bridges, shall be provided a clock that is delayed to+ u8 Z1 d) \( m
accommodate the maximum propagation delay of the backplane clocks and
4 p: |8 S6 l! P. H% ~still meet the 1 ns overall skew requirement. Up to 800 ps of skew is
" f6 y2 ^) o7 d( Rallowed for onboard clock distribution (including the clock buffer internal$ H! V4 _$ v/ }4 c
skew). The onboard clock signals shall be delayed beyond the clocks routed
  C8 d6 p% G5 n6 Q% kto the backplane (Section 3.5.5.1) to accommodate best and worst case
& s8 a8 D& R& ^! x0 obackplane delays and the 63.5mm wire delay on the peripheral board.
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