TA的每日心情 | 怒
2019-11-26 15:20 |
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高速全并行的AES加解密算法硬件实现
( i% Y" m1 ]4 B9 c7 p, V* o周轶男李曦: H. C0 Y U1 J, _4 y8 |
(中国科学技术大学计算机科学系，合肥230027 ); `0 s) A0 K6 m& `+ P4 r
摘要IPSec为了解决Internet安全问题，在IP层对信息提供了认证、加密等功能。协议中 U$ E0 g; Y# t. W2 d0 y5 L( o$ V
强行实施的加密算法将由AES算法取代单DES算法，完全用软件实现IPSec的处理已不能0 T) m5 l- p+ U5 A
适应当前不断提高的网络速度的要求。利用硬件实现IPSec 协议是必然趋势。本文在单片
7 u' k" ]7 K7 N* a6 m0 MFPGA.上实现了吞吐率为4.7Gbit/s全流水的、全并行的128bit 的AES加解密算法。在不增9 S% n& Z( W Q
加流水线级数的情况下，本文采用流水线时间借用技术实现s_ Box， 不仅使AES的加密和5 v2 Z3 T0 T* [! n
脱密算法在单片上并行执行，同时还提高了系统性能。6 i$ h- e- [# G) y9 b
关键字先进加密标准、可编程门阵列、流水线、时间借用8 |/ S4 B! q9 p# v! F% a* `
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发表于 2020-1-8 10:52
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