高速全并行的AES加解密算法硬件实现

陈先生528

高速全并行的AES加解密算法硬件实现
6 Z; r- [9 m9 C* ~5 w) ~周轶男李曦
(中国科学技术大学计算机科学系，合肥230027 )
摘要IPSec为了解决Internet安全问题，在IP层对信息提供了认证、加密等功能。协议中
强行实施的加密算法将由AES算法取代单DES算法，完全用软件实现IPSec的处理已不能
适应当前不断提高的网络速度的要求。利用硬件实现IPSec 协议是必然趋势。本文在单片
! ^0 N+ ]1 M7 D8 d# K/ lFPGA.上实现了吞吐率为4.7Gbit/s全流水的、全并行的128bit 的AES加解密算法。在不增
1 o% d: z: r  P3 F4 A: A4 D( d加流水线级数的情况下，本文采用流水线时间借用技术实现s_ Box， 不仅使AES的加密和
脱密算法在单片上并行执行，同时还提高了系统性能。
- ], F" d; k- m9 T' v+ ~关键字先进加密标准、可编程门阵列、流水线、时间借用

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道法自然

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