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ddr2的clk能不能变换参考平面?

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1#
发表于 2009-11-14 11:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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比如从bottom直接换到top?6层,低层参考品面gnd,顶层power.

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2#
发表于 2009-11-14 17:17 | 只看该作者
能不換最好是不換,非換不可,就要注意兩條同時換,保持走線幾何平衡。

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3#
发表于 2009-11-24 14:42 | 只看该作者

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4#
发表于 2009-11-24 19:59 | 只看该作者
最好还是不要换的好! W# a. l5 n! |2 O" E
DDR2 的Clock SI 要求比较高,还是用地做参考层比较保险

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5#
发表于 2009-11-26 02:18 | 只看该作者
学习一下

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6#
发表于 2010-8-14 10:50 | 只看该作者
有的人也说把CLK放到中间层走线,EMI方面会好些,到底怎么样做更合适呢

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7#
发表于 2010-8-15 10:33 | 只看该作者
能不換最好是不換,非換不可,就要注意兩條同時換,保持走線幾何平衡。1 t* R3 I+ U1 Z( D$ n
honejing 发表于 2009-11-14 17:17
2 Q/ a; v- O: }0 X7 _1 [
$ D7 Y; g) H2 C1 f
支持!
/ p/ k& P8 `% a! X% W- n* P$ p( f6 C3 Y7 e
如果设计者的实际情况要考虑EMI的话,布在内层对EMI的抑制是会好点!

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8#
发表于 2010-8-16 18:48 | 只看该作者
回复 7# shark4685
& k; ]  Q1 _& M; K6 S
4 J& f) c# {# R# }$ p( l9 u8 W
9 Y- i, j  g( ?- a    只要两条线同时换层 有一样的参考平面,应该没问题的吧

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9#
发表于 2011-8-1 14:34 | 只看该作者
xlfu 发表于 2010-8-14 10:50
7 E! I7 l( g# Y2 v有的人也说把CLK放到中间层走线,EMI方面会好些,到底怎么样做更合适呢

/ j; p  K/ N8 a# C! j$ s各位大虾,clock一般是在哪层走线呢???求解释
" O& C6 y* k9 g

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10#
发表于 2011-8-5 14:06 | 只看该作者
CLK要放到中间层走线,EMI肯定会好很多,放在top或bottom,虽然EMI测试也会过,但是波形会很难看,建议放在内层。

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11#
发表于 2011-10-18 16:50 | 只看该作者
放在中间层比较好。。。

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12#
发表于 2011-10-18 17:38 | 只看该作者
honejing 发表于 2009-11-14 17:17 ! A" {7 ?) Q1 Y! W9 ]+ C2 f% Z
能不換最好是不換,非換不可,就要注意兩條同時換,保持走線幾何平衡。

0 q8 w$ j8 s. [1 l3 x* ~参考平地到电源的转变,在换层处加颗power的去耦C,连通回流路经。这样会不会更好

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13#
发表于 2011-10-19 17:43 | 只看该作者
如果电源层为DDR2的电源则问题不大,只是注意在换层过孔附近打一些地孔以利信号完整性就可以了!!!

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14#
发表于 2011-10-26 19:21 | 只看该作者
换层会导致返回路径的不连续,以及由于过孔引起的特性阻抗变化。2 ?. k2 a  f) ]: u  Q3 L
中间层相比于外层有更好的效果。简单理解中间层起码两个电源或地平面夹着,而外层却有一半是裸露的。

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15#
发表于 2011-10-27 12:34 | 只看该作者
见过一些芯片手册还要求参考自己的电源平面而不是地平面呢,clk不到万不得就别换,换也得在边上搁个适当大小的电容提供回流路径,否则,速度高点的话,出问题,有得折腾呢,另外,对于走线来讲,总得有优先级吧,重要线肯定先走才是,事先肯定也是要先规划好才对
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