基于cpld与单片机的高速数据采集系统设计

AceLiL

cpld控制器主要负责A，D转换并将转换得到的数据写入SRAM[size=7.55172pt]中。对TLC5510的控制按照TLC5510数据手册给出的典型电路实现：[size=7.71429pt]在转换控制信号ADCLK的每一
个下降沿开始采样，第n次采集的数据经过2．5个时钟周期的延迟之后，送到内部数据总线上。此时如果输出使能0E有效，则数据便可被送至数据总线上。启动后MD转换无须控制，将连续不断的以转换时钟频率输出转换后的并行8位数字信号。在转换过程中，CPLD同时控制采样数据写入RAM中。这样就必须考虑TLC5510采样和61C256写入的时序匹配。在设计中首先对[size=5.71429pt]elk [size=7.73784pt]40MHZ信号2分频得到20MHZ信号，将此信号作为7rLc55iO的采样时钟ADCLK。TLC5510在ADCLK的下降沿采样。CPLD在ADCLK的上升沿读取转换后的数据写入RAM中。

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winushej

启动后MD转换无须控制，将连续不断的以转换时钟频率输出转换后的并行8位数字信号。