Cadence和格罗方德合作改进20及14纳米节点DFM签收

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(cadence Design Systems)宣布，晶圆代工业者格罗方德半导体(GLOBALFOUNDRIES)与该公司合作，为20nm与14nm制程提供样式分析资料。GLOBALFOUNDRIES运用Cadence样式分类(Pattern Classification)与样式比对(Pattern Matching)解决方案，因为他们能够使可制造性设计(DFM)加速达4倍，而这正是提升客户晶片良率与生产力的关键所在。
4 w3 ]: A1 P  J4 B: I% J: m# R「我们整合了Cadence分类技术，依据包括不精确样式(inexact pattern)等样式类似性，按照样式种类来分类良率负面因子，使称为DRC+的样式比对式微影signoff流程效率臻于极致。」GLOBALFOUNDRIES DFM部门的Fellow兼资深协理Luigi Capodieci表示：「创新DRC+ signoff流程运用在好几项32与28奈米量产IC设计上一直都很成功，我们甚至还运用到当今最先进的制程几何(geometries)中。」
1 P: u& G, @+ S( ~% n4 m2 h8 N! PCadence样式分类技术让GLOBALFOUNDRIES能够分类成千上万良率负面因子、制程热点与晶片故障，纳入方便实用的样式库中。Cadence样式搜寻与比对分析(Pattern Search and Matching Analysis)嵌入在Cadence Litho Physical Analyzer、实体验证系统(Physical Verification System)与一致化的 Virtuoso 客制/类比以及 Encounter 数位设计实现系统(Digital Implementation System)解决方案中，能为 GLOBALFOUNDRIES 客户提供弹性，驾驭Encounter与Virtuoso中的设计中signoff样式比对与自动修正功能，使全晶片signoff流程的整合达到100%，而且已经成功地运用在先进制程量产晶片上了。
对于运用Cadence设计工具的GLOBALFOUNDRIES客户而言，通过晶片验证的DFM流程不仅方便好用，更与Cadence的客制、数位与全晶片signoff流程密切整合。将样式比对式DRC+整合到Virtuoso Layout Suite中，实现了威力强大的自动建构校正(correct-by-construction)方法，也实现了先进的不良样式规避与自动修正功能。Encounter数位设计实现系统(Digital Implementation System)始终如一地正确且快速地找出并修正所有DRC+违反，不会导致额外的DRC或DRC+违反，而且在好几项28奈米设计中的运用也一直都很成功。
「DFM在晶片开发与制造之间扮演越来越重要的连结角色，而且在晶片良率与可预测性方面担负重要的角色。」Cadence晶片实现事业群资深副总裁徐季平表示：「Cadence样式分类技术帮助GLOBALFOUNDRIES客户制定和达成高水准的良率目标，确保能够享受到复杂设计的最高投资报酬。我们非常感激GLOBALFOUNDRIES承诺，将本公司技术运用于20与14奈米和以下的制程。」

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Cadence样式分类技术