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cadence设计系统公司宣布其多种技术已经纳入TSMC参考流程9.0版本中。这些可靠的能力帮助设计师使其产品更快地投入量产,提供了自动化的、前端到后端的流程,实现高良品率、省电型设计,面向晶圆厂的40纳米生产工艺。
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Cadence已经在多代的工艺技术中与TSMC合作,开发参考流程,提供低功耗设计能力和高级DFM方法学。通过参考流程9.0,Cadence将这些性能拓展到该晶圆厂的40纳米工艺节点,使用光刻物理分析和强化的统计静态时序分析能力,此外一直追随TSMC参考流程的Cadence已经支持Si2通用功率格式(CPF)有一年多的时间,而现在加入了新的功能,补充了全面综合的Cadence低功耗解决方案,帮助提供快速而精确的低功耗设计。 2 L3 { |9 `0 K* [5 J$ V6 P
4 p8 C' e" M9 _; \6 I2 E& ]+ `这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程,支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithographic physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、clock buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。
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Cadence对TSMC参考流程9.0版的支持为40纳米工艺技术提供了高级DFM、功耗、布线与模拟功能。该硅相关型技术包括:
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1 用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析,使用Cadence SoC Encounter? RTL-to-GDSII 系统,包含RTL Compiler与Encounter Timing System。 9 d- I$ B4 O. k2 O* K
7 k# W7 [2 w( e: o7 d2 P2 TSMC 认可的布线可印刷性检查(layout printability checking),包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测,并使用Cadence Cadence Chip Optimizer自动修复。 ' a% P' W1 n# H7 m6 M
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3 使用Cadence CMP Predictor用于电子热点侦测,实现化学机械抛光(Chemical Mechanical Polishing)(厚度)预测。 2 \8 v- N: M f
) G' z% p+ W$ Z! H$ U4 层次化的CMP与层次化的dummy metal fill,使用SoC Encounter系统与DFM解决方案。 K8 n5 D w& J0 T7 V1 K, h
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5 使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。
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% {9 R. U0 I4 g H/ x$ \! c6 使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary power domains和层次化的流程进行IP复用。 * {0 p8 w( G9 _! I% W& ]+ y
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7 使用VoltageStorm? PE和DG Option进行IR、EM和功率分析。 ' b8 x+ b5 \- E5 Z- a
& n$ D* R; \1 e9 N; i: I8 应用dynamic IR drop reduction进行高级multi-mode, multi-corner clock-tree synthesis。 . v7 Y) i# ]( g+ T6 ]1 ^
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9 使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。 2 z: p1 F( R( M2 v, _
( Z' [8 ^8 G- B) l8 ?' S" e8 @10 使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。9 d" l- b/ Y, C4 D
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