中国研发世界首个具有自对准栅极的垂直纳米环栅晶体管

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中国研发世界首个具有自对准栅极的垂直纳米环栅晶体管

        从英特尔首发22nm FinFET工艺之后，全球主要的半导体厂商在22/16/14nm节点开始启用FinFET鳍式晶体管，一直用到现在的7nm，未来5nm、4nm等节点也会使用FinFET晶体管，下一步还要进入3nm节点。

但3nm开始制造难度越来越大，其中晶体管结构的限制至关重要，未来的工艺需要新型晶体管，比如三星就在去年率先宣布3nm节点改用GAA环绕栅极晶体管。根据三星官方，基于全新的GAA晶体管结构，三星通过使用纳米片设备制造出了MBCFET（Multi-Bridge-Channel FET，多桥-通道场效应管），该技术可以显著增强晶体管性能，主要取代FinFET晶体管技术。

此外，MBCFET技术还能兼容现有的FinFET制造工艺的技术及设备，从而加速工艺开发及生产。前不久三星还公布了3nm工艺的具体指标，与现在的7nm工艺相比，3nm工艺可将核心面积减少45%，功耗降低50%，性能提升35%。

可见GAA环绕栅极晶体管的重要意义，而中国科学家日前在这一领域也有突破。

来自中科院微电子所的消息称，微电子所先导中心朱慧珑研究员及其课题组提出并实现了世界上首个具有自对准栅极的叠层垂直纳米环栅晶体管（Vertical Sandwich Gate-All-Around FETs或VSAFETs），获得多项中、美发明专利授权，研究成果近日发表在《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2019.2954537）。

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据悉，垂直纳米环栅晶体管是集成电路2纳米及以下技术代的主要候选器件，但其在提高器件性能和可制造性等方面面临着众多挑战。

在2018年底举办的国际集成电路会议IEDM上，来自IMEC的Ryckaert博士将垂直纳米器件的栅极长度及沟道与栅极相对位置的控制列为关键挑战之一。

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而此次，朱慧珑课题组系统地研发了一种原子层选择性刻蚀锗硅的方法，结合多层外延生长技术将此方法用于锗硅/硅超晶格叠层的选择性刻蚀，从而精确地控制纳米晶体管沟道尺寸和有效栅长。

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首次研发出了垂直纳米环栅晶体管的自对准高k金属栅后栅工艺；其集成工艺与主流先进CMOS制程兼容。课题组最终制造出了栅长60纳米，纳米片厚度20纳米的p型VSAFET。原型器件的SS、DIBL和电流开关比分别为86mV/dec、40mV和1.8E+5。

值得注意的是，该项目部分已经得到中国科学院集成电路创新研究院项目的资助。

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左上：STEM顶视图，用原子层选择性刻蚀锗硅的方法制作的直径为10纳米的纳米线（左）和厚度为23纳米的纳米片（右）

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右上：具有自对准高k金属栅的叠层垂直纳米环栅晶体管(VSAFETs)的TEM 截面图（左）及HKMG局部放大图（右）

下： pVSAFETs器件的结构和I-V特性：器件结构示意图（左），转移特性曲线（中）和输出特性曲线（右）

责编：Luffy Liu

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本文综合自中国科学院微电子研究所官网、快科技报道

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图片来源：中国科学院微电子研究所官网

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MBCFET技术还能兼容现有的FinFET制造工艺的技术及设备，从而加速工艺开发及生产。

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* P8 A& n' i8 [半导体人前仆后继，继胡正明教授的FinFET工艺后又出现Ryckaert博士和朱慧珑课题组的自对准垂直纳米环工艺的出现，可喜可贺；
看到有点是芯片面积减少45%，功耗降低50%；

1 h' q; P+ b1 ]6 }+ B% g我的问题是：若这种芯片用在低压肯定挺好，若用于中高压功率厂家，不知道耐压如何？因为之前形成的概念是，芯片面积与耐压是成正比的，芯片面积越大，耐压越高，按照这种推理，如果芯片面积减少45%，耐压相应减少才是对的，不知理解是否正确？

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