贾可
5 o/ }- ^' x1 N- K& A) Q, cEDA365电子硬件研发论坛特邀版主
8 c8 b* C2 t9 M K4 `1 O4 {6 k: {5 p企业产品研发首席技术官
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4 M' L9 x2 R, V- _20年行业产品研发、技术管理经验。曾担任华为终端手机硬件经理，负责智能手机硬件平台的研发工作，助力公司在硬件设计质量和效率提升上取得突出成果；荣获华为个人金牌奖一次，创新奖/贡献奖四次。 后自主创业，成功将多款产品导入国际市场，在产品硬件平台以及嵌入式产品开发方面具有丰富的经验。 9 A1 ~2 d" ` J4 E
关于 3月28日贾老师当天直播的问题，老师已经帮大家一一解答，现在整理如下，如果还有别的疑问，可以跟帖留言哦！
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1. 不是说带状线没远端串扰吗？为什么还要隔开？
——需要注意的是，近端串扰会比带状线的要大，非同组的信号线传输的方向可能是相反的，可能引起更大的串扰，需要保留更大的间距。
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6 Q# [: y$ I. Q1 ~7 X. g* L% U% T, C2. 串扰和信号频率大小成什么关系？
——串扰和信号频率没有直接的关系，而与边沿的上升时间和幅度相关；
——信号上升沿时间越短近，远端串扰幅度越大，而近端串扰幅度几乎不变；
——边沿上升的幅度与近端串扰幅度和远端串扰幅度成正比。
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3. 串扰算是EMI的一部分吧？
——串扰在向外辐射时引起EMI，也可以通过匹配网络、电源地平面来吸收。
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4. 差分线之间并联电容是为了抑制远端还是近端串扰，是共模还是差模？
——从干扰信号源端加接地电容，用于使干扰信号源边沿变缓，减小远端串扰的幅度；
——在远端串扰的信号线上加接地电容，用于串扰噪声滤波。
——注意：加电容仅是一种处理串扰的辅助手段，通常都需要在设计时，事先做好串扰控制。
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5. 3w是两根线中心间距，还是space间距？
——中心距
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6. 串扰源除了晶振，还有哪些？
——引起串扰的关键因素有：上升时间、传输线耦合长度、传输线间距、信号幅度、內/外层布线、传输线与参考平面的距离等。
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7. 同组串扰小，是为什么呢？
——同组串扰不是变小了，而是因为同组信号边沿切换时，都几乎在同一时刻，即使有串扰，也几乎不影响数据的正常接收。
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8. TDR测量是用网分吗？
——可以的，主要看仪器的配置。
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9. 上升沿是不是越缓越好呢？
——上升沿越缓，可能会引起眼图开度变小，不难理解：就是信号质量变差。
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10. 5mil线宽，设置规则时间间距设置为10就满足3w了吗？
——串扰由多种因素引起，请参见第6问。
——具体的需要仿真和或测试，关键的是要满足信号串扰的容限。串扰容限需要根据具体的规格书来分析，如：3.3V信号，串扰容限为150mV。
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11. Candence可以仿真吗？
——可以的
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12. 串扰和EMI有什么区别和联系？
——参见第3问
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13. 仿真需要整版一起仿真吗？还是只做关键信号就可以了？
——只需要对关键的高速信号线进行仿真，包括高速时钟信号线。
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14. 同组串扰，也可能在采样时刻带来影响吗？
——参考第7问
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15. 过孔的多少还影响串扰的大小吗？
——严格地讲，会有串扰影响。这是因为过孔可能带来阻抗不匹配，导致信号有沿的变化，因此，会有一定的串扰影响，但影响不大；
——另一方面，对于比较高速的信号，过孔通过不干净的电源地平面或信号线附近，也将会耦合到干扰，在设计时需要关注。
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——这是一个比较大的话题，如：使用ESD防护器件、布局考虑、结构考虑等多方面的综合技术。 $ W! h. P7 l5 g' j. H. N# |+ b! C
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——过孔的阻抗，影响的因素很多，需要根据实际的结构和材料进行仿真分析（比较好的工具可以使用HFSS）。
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18. 串联磁珠会改善串扰吗？
——严格地讲，会有些许改善。磁珠会使得高速信号边沿稍有变缓，但不足以解决串扰的问题。
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19. 电源平面之间的干扰能仿真吗？
——可以。
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20. 磁珠怎么选型？
——信号线上的磁珠，需要考虑阻抗与频率的关系，选型时先考虑抑制的频率点，然后选择合适的阻抗；
——电源线上的磁珠，还需要考虑其功率和损耗。
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21. 仿真需要准备哪些基础知识？
——仿真有很多领域：模拟、SI、PI、RF、EMC、电源、热等； 1）首先需要有相关的理论基础：模电、数电；
2）熟悉基本的器件、电路、系统工作原理；
3）掌握高速设计的基本原理；
4）具备PCB设计基础，了解相关PCB结构、材料等；
5）掌握相关的仿真工具；
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22. 加穿心电容可以解决串绕吗？
——能，但是成本比较高，通常不会使用穿心电容来处理串扰问题。
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如有疑问可跟帖回复 / W- f7 Z$ k/ \/ T3 t; S+ j
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发表于 2020-3-31 16:04
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