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1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(allegro)
' B9 V9 T/ z& O. v N (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)
, U% c/ i. Y& P# ^0 V2在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。: b1 S- X5 e# i% \$ k
(此问题14.1已经解决,而且同样与操作系统有关)
% E3 i8 r8 y- R' q2 z7 i3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。
0 X2 X) H5 x/ N% w$ x# ^(实际上,这个功能是cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择:% V0 {, Z2 H8 C) H
; The following Skill routine will remove invisible
4 P: ]& h# N0 r. F2 _" d; properties from CLINES and VIAS.' u2 u+ p& V2 x
; The intent of this Skill program is to provide
: O5 `9 I& I( ]/ ]; users with the ability of deleting the invisible; D/ D% y9 b$ f3 o2 w V
; properties that SPECCTRA/SPIF puts on. This will allow the moving
- J+ W/ U; |( W0 c7 b( r# ]; of symbols without the attached clines/vias once the
3 @# P& f) r3 f6 M; design is returned from SPECCTRA if the fanouts were originally5 h! A! ~& G+ S* A4 Z. P
; put in during an Allegro session.3 ~2 v/ S( o" b1 @) U0 U7 o
; # p, d2 T8 U$ i8 E- |( C. g
; To install: Copy del_cline_prop.il to any directory defined$ u) l! h' |4 I
; within your setSkillPath in your
$ E, r+ h) t. o; E, u. ?8 l8 r; allegro.ilinit. Add a "load("del_cline_prop.il")"
" V: t: B* c A' T) m/ I& a4 ]; statement to your allegro.ilinit.. P8 e3 u, p0 ` n" _2 @# g* R/ [# F
;
9 q8 D3 X$ }4 R) V6 v; To execute: Within the Allegro editor type "dprop" or
% [& m* ~* M! q; "del cline props". This routine should
0 q. ^4 a, a& d1 n* M; only take seconds to complete.2 r g/ K' V) y1 M2 M
; $ A7 ~/ i1 u* j2 l
; Deficiencies: This routine does not allow for Window or* ]" \) ?7 y( G6 o
; Group selection.
: t* s( {/ I, [6 D2 v;! U" K7 x0 y( l" e
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
- \+ O% z6 g* u* l1 ?# D% H; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
) Z# l, I' {+ S; e9 ?- Q; SUPPORT FOR THIS PROGRAM. F: e2 ? v! [3 F
;
5 T" y, F7 \) _; e2 Z# q2 A; Delete invisible cline/via properties.' k9 C4 `" j/ A
;
, Y! `: q% c9 w( U* k, F% Z( Z% XaxlCmdRegister( "dprop" 'delete_cline_prop)
x" W5 j& y" Z* e6 \axlCmdRegister( "del cline props" 'delete_cline_prop) ) O8 u- z# ?5 _/ I- J
9 l6 V" m1 U; {. H. Q$ x(defun delete_cline_prop ()
; [( ~0 p4 U u3 O" g7 N ;; Set the Find Filter to Select only clines
, O( v; Q- j; n2 Z (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
3 b0 W7 R( B2 s2 r! Q/ _ ?onButtons (list "CLINES" "VIAS"))
c0 E; M( K9 W- I9 J, `- {- P
7 f( ^; P7 \# ?0 r7 i* d- L7 ] ;; Select all clines
) K7 q9 [ J2 `$ y2 T9 f$ } (axlClearSelSet)
/ [5 B8 o( u4 `3 M; N (axlAddSelectAll) ;select all clines and vias. t/ I& t8 l; _+ s* S+ S N
! ] \+ D8 k; h% O- _1 T. L8 L
(setq clineSet (axlGetSelSet))
( A {6 v9 @$ v3 N5 ?7 ]+ e (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property. N9 _$ G$ p/ j: R5 J
(axlClearSelSet) ;unselect everything% [ F6 N8 `: ?5 i; e7 l" m) h& L
)
( q& J3 N4 A8 t( S! ~8 ^/ G4.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?
) I) c' I2 O% ^9 ^# B+ z (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
; v9 r4 P# `' `* E; I' ]- [: _5.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?
[& U$ L0 ~8 F5 ` V (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)
. k4 \% F7 V) ^6.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。7 C+ f! W) N: \( Y; C
(请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字); i# }- b$ O' a. Z( S( `% k" _
7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!( d, |, P% t, o* C+ s
(15.0版本将增加Undo、Redo功能)
" A( u9 ]; c) r1 h7 C( f0 `8,ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。0 R5 o. d" y1 @" u
(是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的,而不会因为不小心而出错。一般我们不应该直接从库中调元件,而应通过导入新的NETLIST来增加新元件.)
9 O( T& Z6 \9 |! J9,公英制转换偏差太大。. D; H# C6 u0 w0 G; \
(由于计算精度的限制,公英制的来回转换会产生一定的累积误差,因此在设计过程中,应尽量避免频繁转换公英制). K6 {' }2 w, h4 N3 |0 E: B
10,对于颜色的设置不能EXPORT 颜色文件,每块PCB都必须重新设置颜色。4 I5 Q7 p- M0 g4 g# s) E
(Allegro没有保存颜色表的功能,但是可以通过其他简单的方法解决,如:调用Script功能;或着准备一个空板,里面只保存偏好的颜色设置,把网表Export到这个空板就可以了)& W$ D4 D. _6 w$ X+ c
) F# `8 G9 j3 c0 `6 I5 g8 b. }8 l11,Allegro里没有对齐元件的功能。5 z8 o8 k$ z, @& U% V+ x6 B" y, L
(后面版本的Allegro将会有对齐功能)+ x( E& V3 G: ~+ h
12,垃圾文件太多,不知那些有用。, r$ x! g* R4 Y' E e9 z5 p6 S2 g
(Cadence实际上极少产生垃圾文件,许多文件都是设计高速PCB所需要的。)$ U6 |9 Q" |$ X; U# K/ P* Z G$ z
13,Allegro步线抓焊盘的功能太弱,不能保证线段结束时连接在PIN的中心。
0 k) B% j% M) ~) `' W (在Allegro右面的Control panel->Option中选择:Snap to connect point,并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题,可将TOGGLE设成快捷键方式)' e$ L1 b8 M- n! j
: Y1 ^) ^. i' S8 R
14,编辑Shape时,选择Boundary还得十分小心,有一点重合都不行。* S: g" V( n8 ~; J: I6 n$ e
(可以通过调整GRID来修改铜箔,这样一来更容易)! U9 N' N8 t! |% [. c( W2 G, B
15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.- j" _5 L* j% C; l
16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.! W7 a Y, B W6 p# \
(方法一:可以在setup->user preference->display中,勾选display_nohilitefont项,将高亮设为实线显示;
, q3 A: o0 _8 Z1 D/ D方法二:改变高亮颜色。点击Hilight按钮,右面控制面板的Option栏会提供可选择的颜色表;9 `; X' m$ F& [5 X7 w- e
方法三:使用Shadow Mode,明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)
! a( d; n1 ]6 n" b! f* W三种方法配合使用,会得到更好的显示效果。* U, E% x' U; S) O( [ O
4 d( {/ x- B9 [8 v4 O% A0 E* \
. N' y4 r$ r1 p! A k8 K! l/ }17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。 L5 O% C- O, M3 o# m
(使用时光标应在Control Panel区域,一旦移到Work area就开始执行Allegro命令,因此就不能再进行输入,不过这个问题是可以改进的)
! {4 b6 A2 Y! p Q18.在ALLEGRO中没有网络也可以走出一根走线.(很容易造成多余的线头)并且清除线头及多余过孔也不彻底!(GLOSS命令)
5 p% T4 M5 F- Q (如何去掉断线头?分为有网络属性的断线头和VIA,同无网络属性的断线头两种。+ i# ~1 u$ X# B
对无net的断线头,可以通过Hilight 来实现,要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。
; v5 h. K& A" B" N
( r5 c) X4 D, ~( k1 {' l1 U7 ]# D 图一) Q9 ]) g9 l7 L
5 V0 h4 W: T' G. ^
- f- g& `" W$ i$ u
对有net属性的断线头和VIA(如图二),可采用: S+ N, E& ^ `
- A) M+ x5 l3 E' u, ?' ~ 图二* Z9 e) `9 G$ p' U' q! b: `, ?
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图):
! Q V; _/ I; B2 y% Z
: V, Z0 Q# J) @! c) b: A' L& F" G+ ]点击左边的方按钮,还可以改变参数的设定。
4 ~1 I1 l! v/ [19.14.0的原理图到14。1的PCB转网表时在空板时可以转入,但是后来网表变化,不能转进来. \* Y( j# {9 w! l
(报错:NET NAME ALREADY EXIST),有时换一台机器即可,随机性很大!
5 }! E5 r) K _, [1 v" s (此问题已解决,请安装最新的补丁盘或到下面地址下载补丁程序、安装:& A; @& E. R; }0 V5 y
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe- ~5 \/ g2 D; M3 i
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )/ K5 g0 o. E% K* D, i4 K" K% ?
20.ALLEGRO中最好可以方便走排线。/ G/ ~) L! E. x" t: h/ x7 m
(CCT具备此功能。Allegro走排线功能正在开发中); H5 A$ B2 M( w$ d2 B% {8 r$ }* `
21.用Net logic 改变的网络不能反标至原理图
* j( L& {# f1 _. \: f! W (可以。用tool2->design association可以反标网络)
; A/ \) q, K* l( B22.Allegro没有BUS走线的功能,差分线不能同时布线
, h6 F! ], m& v (目前走BUS线可以到CCT里完成。从PSD14.2开始,Allegro对差分线的处理功能将会大大加强)
& |& ]- e; q7 ?* v3 G23.CCT差分线布线困难,经常不能转弯,而且有时候想单独处理其中一根线时不被允许
U ]! R6 o! a- l (这种情况可在ALLEGRO中处理,15.0将会对此做较大改进)
: q5 o" V; n1 {$ ?) Z: v( [) y24.布线时设定过孔,无法用预缆方式,只能自己去了解过孔名,然后自己敲名字。
7 X' ]9 K' c+ H: C (这的确是一个缺点。该问题已列入15.0改进计划)
7 E& H# V+ Q* y# C25.在allegro里推动过孔时有可能会冒出一大堆错,还不能undo.
5 f4 j+ u9 `8 W/ F) R$ ~7 n' g" t# ^ (14.2对过孔的推挤有很大改进)/ e' u7 A+ o9 R
26.有时优化走线时,旧线还需要再手动删除。/ Q$ B* ^5 Y. r0 v* @- q
(优化走线是在原走线的基础上进行,因此不会有新线产生) @8 Q" _' S( o
27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)
% v8 F4 h8 f# W$ r0 t$ y4 } (在14.0版本以后,Allegro增加了未布线的最小线长检查,可以通过对环境变量CHECK_MIN_DELAYS的设置来实现,如果设置为ON的话,当线长小于设定时,将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离)8 f6 O) R1 b% s5 O% P I
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.3 n9 o/ z' e) K4 ~
(问题提的不很清楚。从14.0开始:
8 z: |- _* B! L0 P1、因为添了约束管理器,不能从高版本的向低版本传递数据;3 Q# u C: d: F, a
2、uprev13.6的板时Flash symbol也需要uprev,勾选use preference中Misc里面的old_style_flash_symbols即可;也可以使用批处理转换,DOS命令:$ `4 U, m# m9 `. {8 I1 n; Y
FOR %%f IN (*.bsm) DO flash_convert %%f1 v, z) p7 {- R3 M0 Y. V
3、如果跟约束有关,要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY)+ ~8 k' R5 C& M8 g6 X( `( ?7 A
29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,
' d4 ] O# N) D+ W 但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)& T; f9 f9 S" Q, t- B
(应该是路径方面的问题,不然Package Symbol里不会看不到的,请仔细检查一下环境变量的设置。或者你可以这么试试,在concept里重新以Phisical方式Add这个器件,然后Export(用Update Allegro Board 并且勾选ECO) |
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