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1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（allegro）
/ @" X% K$ w& ^1 n3 j _7 O2 \ （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）2 j( ~. j% p; {9 U: M8 y3 ?6 @
2在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
8 @ c9 e- H. K6 Y2 w, S （此问题14.1已经解决，而且同样与操作系统有关）
9 a$ l/ }3 b: J6 I5 w$ y3 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
% n" \! S4 d4 t/ R' v（实际上，这个功能是cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个skill程序解决，以后版本将会有选项供用户选择：6 P3 _$ P$ o, k; v' f0 F
; The following Skill routine will remove invisible
+ f& x" y& n ~+ K; properties from CLINES and VIAS.
! |, a# s" z: S2 @6 b" Z$ c; The intent of this Skill program is to provide# U+ H$ y8 L4 s' \; ]
; users with the ability of deleting the invisible
6 M# H1 u3 e$ H( u& L7 |; x; properties that SPECCTRA/SPIF puts on. This will allow the moving
7 s7 X9 \( A; a4 k1 @; of symbols without the attached clines/vias once the/ k) o7 n) `" P" E: H1 K, y; V
; design is returned from SPECCTRA if the fanouts were originally( ~ p4 n0 p7 V' j. M
; put in during an Allegro session.# G# j5 |( i! b* A8 _1 } R" W
;
" j! G v. d. O; To install: Copy del_cline_prop.il to any directory defined
o" k0 j3 K: H5 V; within your setSkillPath in your - u2 {& t7 O- H4 N
; allegro.ilinit. Add a "load("del_cline_prop.il")"1 {9 G) y6 D# }4 G* V. y9 J7 [( F
; statement to your allegro.ilinit.+ W; X' N |1 W; x
;
- t# [$ r! b J4 s, F; To execute: Within the Allegro editor type "dprop" or
3 k* n3 a; Q- S1 q9 }# ~; "del cline props". This routine should
3 x2 D g: o; W2 {- B; only take seconds to complete.
. U3 x/ Z/ H% x2 ~+ I% h;
4 W& F% w$ C0 P0 b$ X/ \; Deficiencies: This routine does not allow for Window or. s4 w/ f6 h m& o( e& |
; Group selection.
4 S! o/ L4 l# O;
; z! J# @7 i3 @& n( |, X; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS $ s% _. t7 ~9 z
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
6 l" w" \4 @1 ]# Q. f; SUPPORT FOR THIS PROGRAM.& e) ^, ^4 S, N; k1 Z6 {
;, T# e" T( P, B) \
; Delete invisible cline/via properties.2 a7 I9 {3 N7 p2 z' E# M! _
;
( F7 ]9 C1 g( N M! aaxlCmdRegister( "dprop" 'delete_cline_prop)
, }, _4 m/ ?. _+ jaxlCmdRegister( "del cline props" 'delete_cline_prop)
( l% [9 S7 g r( H/ M( B& Y2 m: H* g4 ]. i- E5 z
(defun delete_cline_prop ()1 @, ]8 H# H3 a. m- r- b4 _3 T7 T
;; Set the Find Filter to Select only clines6 N/ ~! v5 z' P7 y% n* {6 T( ]8 B& T7 U
(axlSetFindFilter ?enabled (list "CLINES" "VIAS")
; M: C b- M7 M% }, ?' q ?onButtons (list "CLINES" "VIAS"))& o: H0 P8 Q7 j; J7 m2 X
, P" j" ~ u* T! R' J6 p ;; Select all clines! N1 F3 a: ^2 C/ [
(axlClearSelSet)
. _/ O# X3 o6 i (axlAddSelectAll) ;select all clines and vias7 X/ M& F+ W% e2 m
) Q4 k& R8 r5 I: J# U0 g4 r2 x
(setq clineSet (axlGetSelSet))
+ Q2 M* w; m/ j( f& Q (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
2 S$ ]; g q/ S1 W" J. I) m' { (axlClearSelSet) ;unselect everything1 ?0 ]# L/ D, Q$ x0 w: D- v* h1 n/ ~
) ) V3 v# B( L+ M
4.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
- I$ {4 w, e' @6 y （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）
, E) t* x( l( P" n& ^; Z5.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
; A: E; d4 {" q) J (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)
3 ~ R5 s, ]9 W6.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。% B0 x4 z3 v0 b" E `
（请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）
2 k) s/ H5 P9 M- j7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!) e% m+ X$ A) e
（15.0版本将增加Undo、Redo功能）
9 O) Z3 ]' ^6 L8，ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。
7 f7 f" c2 @- i+ u/ G (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的，而不会因为不小心而出错。一般我们不应该直接从库中调元件，而应通过导入新的NETLIST来增加新元件.), B% c" m: U+ L3 G% Z- ]+ R1 u
9，公英制转换偏差太大。
8 Z3 N. U6 ?, n) I# f! d( N2 r （由于计算精度的限制，公英制的来回转换会产生一定的累积误差，因此在设计过程中，应尽量避免频繁转换公英制）! |# x5 R: O. D: u4 l, j' k2 z
10，对于颜色的设置不能EXPORT 颜色文件，每块PCB都必须重新设置颜色。( c! P: l% g5 b5 F4 E$ A
（Allegro没有保存颜色表的功能，但是可以通过其他简单的方法解决，如：调用Script功能；或着准备一个空板，里面只保存偏好的颜色设置，把网表Export到这个空板就可以了）
# f* X6 v! t A4 R7 L1 i0 p" V" F
8 S/ n# s% w5 u- _6 x. b( H: H' i11，Allegro里没有对齐元件的功能。, ~2 ?# }4 b% k* w. o* _
（后面版本的Allegro将会有对齐功能）
- S1 l0 r4 t) H9 h3 R/ ~6 ^12，垃圾文件太多，不知那些有用。
8 @1 V% z$ [) t% n4 M7 u- G （Cadence实际上极少产生垃圾文件，许多文件都是设计高速PCB所需要的。）+ T- G% W8 N7 a; _! i
13，Allegro步线抓焊盘的功能太弱，不能保证线段结束时连接在PIN的中心。* F2 g: f1 l- n y& B. s7 j) l6 T' Y
(在Allegro右面的Control panel->Option中选择:Snap to connect point，并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题，可将TOGGLE设成快捷键方式)
3 J1 M/ u9 }! F. t
' K' Y5 p5 [" k1 y14，编辑Shape时,选择Boundary还得十分小心，有一点重合都不行。
! T# r3 o( b$ y# K （可以通过调整GRID来修改铜箔，这样一来更容易）: y4 k; g' N3 n8 j2 U- U" q7 t, J
15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.% _) S9 ?3 @9 |4 X2 g
16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.2 W2 ]2 M% M: z( H1 x D
(方法一：可以在setup->user preference->display中，勾选display_nohilitefont项，将高亮设为实线显示；
4 d, J* B. B- Q* F2 {1 m方法二：改变高亮颜色。点击Hilight按钮，右面控制面板的Option栏会提供可选择的颜色表；
( I/ K0 R5 D, I+ E# Q! @3 l' s2 U方法三：使用Shadow Mode，明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)& t! F' R! a" ^- S5 y
三种方法配合使用，会得到更好的显示效果。2 o' A9 B/ ^9 f6 l" z. n
6 u3 h: L0 O* {# F% f( x0 s
4 a# m$ B# G3 C( W6 X, p
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。! U7 O8 [; |4 w; G! b- j: z6 J
(使用时光标应在Control Panel区域，一旦移到Work area就开始执行Allegro命令，因此就不能再进行输入，不过这个问题是可以改进的)
9 h, A2 x: E6 R( x18．在ALLEGRO中没有网络也可以走出一根走线.（很容易造成多余的线头）并且清除线头及多余过孔也不彻底！（GLOSS命令）& F* U7 F: ~* x+ k4 }' Z2 T
(如何去掉断线头？分为有网络属性的断线头和VIA，同无网络属性的断线头两种。
0 Z2 r. |7 r9 v4 Z" u. ] 对无net的断线头，可以通过Hilight 来实现，要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。
T! d' O% P8 D1 B3 F$ k% _& Z1 Y0 S7 v! \
图一& w- ]2 p9 W- Q. [% ~/ ~# C
M- K% G2 b3 t* k, B- B! F
+ H) d: `# q" [) E% d) {5 ?对有net属性的断线头和VIA(如图二),可采用:
6 q: d4 _" t0 w t, m0 a; r7 r9 c" T% D4 A$ i, a
图二 J& Q9 K% @: e' k* W7 A. ?' v
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图)：
0 F. A, U" V8 p0 `$ _4 k# i
0 m) g) V( I: v0 A; v& H1 p点击左边的方按钮，还可以改变参数的设定。
7 [8 W' `/ A. Q5 w8 a$ I3 I19．14.0的原理图到14。1的PCB转网表时在空板时可以转入，但是后来网表变化，不能转进来
0 B; g2 Z9 z$ U0 e8 j; X9 s（报错：NET NAME ALREADY EXIST），有时换一台机器即可，随机性很大！
$ Z4 z9 q& N1 l1 F* u （此问题已解决，请安装最新的补丁盘或到下面地址下载补丁程序、安装：+ h2 `; R& z9 h
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
7 \& R1 l6 Y' X/ |ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
" v7 C, S: X" G; s# R8 s3 R20．ALLEGRO中最好可以方便走排线。6 g( B8 V4 b+ E, W/ {6 s$ {' {
(CCT具备此功能。Allegro走排线功能正在开发中)( `7 R* b2 V" I; K, C
21.用Net logic 改变的网络不能反标至原理图
. d* X$ @6 @$ q( a7 L （可以。用tool2->design association可以反标网络）% e6 O* R8 x( N
22.Allegro没有BUS走线的功能，差分线不能同时布线
2 w+ i4 c5 C5 j: m (目前走BUS线可以到CCT里完成。从PSD14.2开始，Allegro对差分线的处理功能将会大大加强)0 r) x7 y+ G' R9 c: R
23.CCT差分线布线困难，经常不能转弯，而且有时候想单独处理其中一根线时不被允许
l( {6 t3 v5 `* [) ]; k8 ` （这种情况可在ALLEGRO中处理,15.0将会对此做较大改进）
% @1 W6 r, q W- x' c24.布线时设定过孔，无法用预缆方式，只能自己去了解过孔名，然后自己敲名字。
) B K1 s" W/ ^: w8 Q/ M" p （这的确是一个缺点。该问题已列入15.0改进计划）, K6 c4 ?9 H6 p& M( r3 }
25.在allegro里推动过孔时有可能会冒出一大堆错，还不能undo.: @! O& c1 L3 _' b( K
（14.2对过孔的推挤有很大改进）
8 q* L" w! u, b: z2 a26.有时优化走线时，旧线还需要再手动删除。
: P( w. N7 H; P \7 T （优化走线是在原走线的基础上进行，因此不会有新线产生）
7 Q$ y9 z! m3 q% t: L/ Q0 p27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)
, K! d& R; _# L2 i( r% { （在14.0版本以后，Allegro增加了未布线的最小线长检查，可以通过对环境变量CHECK_MIN_DELAYS的设置来实现，如果设置为ON的话，当线长小于设定时，将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离）
! Z4 w9 r" {6 o) F; O0 Y$ S U' Y. Z& Z28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.: c C2 [2 ^: ]
（问题提的不很清楚。从14.0开始：
. c. C- g: p0 q+ \8 i2 z: ^1、因为添了约束管理器,不能从高版本的向低版本传递数据；
- m+ b) H. D+ S2、uprev13.6的板时Flash symbol也需要uprev，勾选use preference中Misc里面的old_style_flash_symbols即可；也可以使用批处理转换，DOS命令：
+ w: h, \$ _4 f, c* l% O* LFOR %%f IN (*.bsm) DO flash_convert %%f
* f/ ?" D$ Q, w! g2 ]- J. h% {8 w4 _3、如果跟约束有关，要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY）
k8 g- p- q1 C29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来," V4 i5 f$ G8 c D. Q# \ ?
但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)$ @# u) Y/ b7 G2 ]* \9 |/ {
（应该是路径方面的问题，不然Package Symbol里不会看不到的，请仔细检查一下环境变量的设置。或者你可以这么试试，在concept里重新以Phisical方式Add这个器件，然后Export（用Update Allegro Board 并且勾选ECO） |
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发表于 2008-4-12 00:43
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发表于 2009-2-2 15:59
